半导体节距的制造方法 【技术领域】
本发明是有关于一种半导体(semiconductor)节距(pitch)的制造方法，且特别是有关于一种小于步进扫描机的节距规格的半导体节距的制造方法。
【背景技术】
在现今科技发展日新月异的时代中，电子装置已经成为现代人生活中不可或缺的部分。其中，电子装置能够运作的原因在于其内部装设有集成电路(integrated circuit，IC)，如逻辑IC及存储IC等。这些IC都必须经过半导体制作而完成，而半导体制作中，微影技术已经被公认为是制作中最具挑战性、难度也最高的部分。随着步进扫描机(scanner)不断地改良，其曝光波长不断推衍，目前半导体厂为了要做0.25-0.18微米(μm)的制作技术，其步进扫描机的波长为248纳米(nm)，就可以作出248纳米的节距。如今半导体界都视为最新竞争标的的0.13微米制作技术，其所需的步进扫描机设备的波长则进步到193纳米(nm)，但也只能作出193纳米地节距。
请参照图1A～1C，所绘示是传统的半导体节距的制造方法的流程剖面图。首先，在图1A中，提供一基板102，如硅基板，并形成一闸氧化层104于基板102上。接着，形成一多晶硅层106于闸氧化层104上，并形成一图案化光阻层112于多晶硅层106上，如图1B所示。图案化光阻层112具有一节距P1及数个开口111，开口111的大小S1为节距P1的二分之一，且节距P1为线宽(linewidth)W1及开口211的大小S1的总和。例如，以波长为193纳米的步进扫描机(scanner)来进行微影动作时，节距P1将为200纳米，且线宽W1及开口211的大小S1皆为100纳米。然后，蚀刻暴露的多晶硅层106，并去除图案化光阻层112，以形成一图案化多晶硅层106a，如图1C所示。节距P1仍然200纳米，且线宽W1及开口211的大小S1皆为100纳米。
在现今电子装置追求轻薄短小及讲求高速讯号传输的潮流下，半导体节距将要比200纳米还要小，甚至到达100纳米，导致现今的微影技术将会不敷实用。但是，若要升级步进扫描机的功能，半导体业界也将付出一笔庞大的开销。所以，如何运用现有的微影技术来获得比步进扫描机所设限的节距规格还要小的半导体节距，将是急需解决的技术课题。
【发明内容】
有鉴于此，本发明的目的就是在提供一种半导体节距的制造方法，可以获得比步进扫描机的轨距规格还要小的半导体节距，可以增进半导体节距的设计尺度，并节省步进扫描机的升级成本。
根据本发明的目的，提出一种半导体节距的制造方法。首先，提供一基板。接着，形成一闸氧化层于基板上。然后，形成第一多晶硅层于闸氧化层上。接着，形成一图案化氮化硅层于第一多晶硅层上，图案化氮化硅层具有第一节距及数个第一开口，各第一开口的大小为第一节距的四分之一。然后，形成一图案化氧化物层，以填满第一开口并覆盖部分的图案化氮化硅层，图案化氧化物层具有第一节距及数个第二开口，第二开口系与下方的第一开口交错排列，第二开口的大小为第一节距的四分之一。接着，去除暴露的图案化氮化硅层，以形成另一图案化氮化硅层，另此图案化氮化硅层具有第二节距、数个第三开口及第一开口，第二节距为第一节距的一半，第一开口系与第三开口交错排列，各第三开口的大小为第二节距的一半。然后，去除图案化氧化物层。接着，去除暴露的第一多晶硅层，以形成第一图案化多晶硅层，第一图案化多晶硅层具有第二节距。
根据本发明的再一目的，提出一种半导体节距的制造方法。首先，提供一基板。然后，形成一闸氧化层于基板上。接着，形成一图案化多晶硅层于闸氧化层上，图案化多晶硅层具有第一节距及数个第一开口，各开口的大小为第一节距的四分之一。然后，形成第一图案化聚合物层，以填满第一开口并覆盖部分的图案化多晶硅层，第一图案化聚合物层具有第一节距及数个第二开口，第二开口系与下方的第一开口交错排列，第二开口的大小为第一节距的四分之一。接着，去除暴露的图案化多晶硅层，以形成另一图案化多晶硅层，另此图案化多晶硅层具有第二节距、数个第三开口及第一开口，第二节距为第一节距的一半，第一开口系与第三开口交错排列，第三开口的大小为第二节距的一半。
根据本发明的又一目的，提出一种半导体节距的制造方法。首先，提供一基板。然后，形成一闸氧化层于基板上。接着，形成一多晶硅层于闸氧化层上。然后，形成第一图案化氮化硅层于多晶硅层上，第一图案化氮化硅层具有第一节距及数个第一开口，第一开口的大小为第一节距的四分之一。然后，形成图案化氧化物层及第二图案化氮化硅层，图案化氧化物层系填满此些第一开口，并覆盖部分的第一图案化氮化硅层，图案化氧化物层具有第一节距及数个第二开口，第二开口系与下方的第一开口交错排列。第二开口的大小为第一节距的四分之一，第二图案化氮化硅层系形成于第二开口中。接着，去除第二图案化氮化硅层及部分的第一图案化氮化硅层，以形成第三图案化氮化硅层，第三图案化氮化硅层具有一第二节距、数个第三开口及第一开口。第二节距为第一节距的二分之一，第一开口系与第三开口交错排列，第三开口的大小为该第二节距之一半。然后，去除图案化氧化物层。接着，去除暴露的多晶硅层，以形成一图案化多晶硅层，图案化多晶硅层具有第二节距。
【附图说明】
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图1A～1C所示为传统的半导体节距的制造方法的流程剖面图；
图2A～2L所示为依照本发明的实施例一的半导体节距的制造方法的流程剖面图；
图3A～3J所示为依照本发明的实施例二的半导体节距的制造方法的流程剖面图；
图4A～4K所示为依照本发明的实施例三的半导体节距的制造方法的流程剖面图。
【具体实施方式】
实施例一
请参照图2A～2L，其所示为依照本发明的实施例一的半导体(semiconductor)节距(pitch)的制造方法的流程剖面图。首先，在图2A中，提供一基板202，如硅基板，并在基板202上依序形成一闸氧化物(gate oxide)层204、一第一多晶硅(poly silicon)层206、一氮化硅(silicon nitride，SiN)层208、一第二多晶硅层210及一图案化光阻层(photo resist)212。图案化光阻层212具有一节距P1及数个开口211，开口211的大小S1为节距P1的二分之一，且P1为线宽(line width)W1及开口211的大小S1的总和。例如，以波长为193纳米(nm)的步进扫描机(scanner)来进行微影动作时，节距P1为200纳米(nm)，且线宽W1及开口211的大小S1皆为100纳米(nm)。此外，本实施例系可形成一抗反射介质覆层(dielectric anti-reflection coating，DARC)于氮化硅层208及第二多晶硅层210之间或氮化硅层208及第一多晶硅层206之间，以增加图案化光阻层212被形成时的完整性。
接着，修剪(trimming)图案化光阻层212，以形成一修剪后光阻层212a，如图2B所示。在图2B中，修剪后光阻层212a具有节距P1及数个开口213，开口213的大小S2约为节距P1的四分之三，如150纳米。线宽W2却为节距P1的四分之一，如50纳米。然后，以氮化硅层208为第二多晶硅层210的蚀刻中止(etch stop)层，并去除暴露的部分的第二多晶硅层210，第二图案化多晶硅层210a将被形成，其系以干蚀刻法完成，如图2C所示。在图2C中，第二图案化多晶硅层210a具有节距P1及数个开口215，开口215的大小S3等于节距P1的四分之三，如150纳米。待第二图案化多晶硅层210a被形成后，修剪后图案化光阻层212a亦可接着被去除。
接着，以聚合物(polymer)化学气相沉积法(chemical vapor deposition，CVD)形成一聚合物层214，聚合物层214系覆盖修剪后光阻层212a及氮化硅层208，如图2D所示。在图2D中，聚合物层214具有节距P1及数个凹口217，凹口217是位于图2C的开口215的正中央，各凹口217的大小S4为节距P1的四分之一，如50纳米。
本发明采取聚合物化学气相沉积法的原因在于：聚合物化学气相沉积法比传统的电浆辅助化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)更具有较广制作窗口(wider process window)，可以提供异向性(aniostropic)沉积形式的聚合物层。也就是说，位于修剪后光阻层212a上的聚合物层214的沉积厚度大于凹口215下的聚合物层214的厚度，这是PECVD所做不到的地方。此外，由于聚合物化学气相沉积法的制作温度为室温，可以保护修剪后光阻层212a的完整性，这也是为高温制作的PECVD难以被采用的因素。
然后，以第一多晶硅层206作为氮化硅层208的蚀刻中止层，并去除凹口217下的部分的聚合物层214及部分的氮化硅层208，图案化氮化硅层208a及图案化聚合物层214a将被完成，其系以异向性蚀刻法完成，如图2E所示。图案化氮化硅层208a具有节距P1及数个开口219，开口219的大小S5为节距P1的四分之一，如50纳米。
接着，去除图案化聚合物层214a及修剪后光阻层212a，并形成许多沟渠221于第一多晶硅层206上。再以高密度电浆(high density plasma，HDP)沉积法形成一氧化物层216，如图2F所示。在图2F中，氧化物层216系填满沟渠221，并覆盖第二图案化多晶硅层210a。
然后，平坦化氧化层216，以形成一图案化氧化物层216a，并暴露第二图案多晶硅层210a，其系以化学机械研磨法(chemical mechanical polishing，CMP)或回蚀刻法(etch-back)完成，如图2G所示。在图2G中，图案化氧化物层216a系刚好填满沟渠221，且图案化氧化物层216a的顶面系与第二图案化多晶硅层210a的顶面共平面。接着，去除第二图案化多晶硅层210a，使得图案化氧化物层216a具有节距P1及数个开口223，如图2H所示。在图2H中，图案化氧化物层216a的开口223系与下方图案化氮化硅层208a的开口219交错排列，开口223的大小S6为节距P1的四分之一，如50纳米。
然后，去除暴露的图案化氮化硅层208a，以形成另一图案化氮化硅层208b，如图2I所示。在图2I中，图案化氮化硅层208b具有一节距P2、数个开口225及开口219，节距P2为节距P1的二分之一，如100纳米。开口225系与开口219交错排列，开口225的大小等于节距P2的二分之一，如50纳米。接着，去除图案化氧化物层216a，如图2J所示。然后，去除暴露的第一多晶硅层206，以形成第一图案化多晶硅层206a，如图2K所示。在图2K中，第一图案化多晶硅层206a具有节距P2，如100纳米。接着，去除图案化氮化硅层208b，如图2L所示。在图2L中，第一图案化多晶硅层206a的线宽W10及开口的大小S10皆为节距P2之一半，如50纳米。所以，本发明可以得到比现有的步进扫描机的节距规格还要小的半导体节距，可以节省步进扫描机的升级成本。
实施例二
请参照图3A～3H，所示为依照本发明的实施例二的半导体节距的制造方法的流程剖面图。首先，在图3A中，提供一基板302，如硅基板，并在基板302上依序形成一闸氧化物层304、一多晶硅层306、一氮化硅层308及图案化光阻层312。图案化光阻层312具有一节距P1及数个开口311，开口311的大小S1为节距P 1的二分之一，且P1为线宽W1及开口211的大小S1的总和。例如，以波长为193纳米的步进扫描机来进行微影动作时，节距P1为200纳米，且线宽W1及开口211的大小S1皆为100纳米。
接着，修剪图案化光阻层312，以形成一修剪后光阻层312a，如图3B所示。修剪后光阻层312a具有节距P1及数个开口313，开口313的大小S2为节距P1的四分之三，如150纳米。但线宽W2为节距P1的四分之一，如50纳米。然后，去除暴露的氮化硅层308，以形成一图案化氮化硅层308a，如图3C所示。在图3C中，图案化氮化硅层308a具有节距P1及数个开口315，开口315的大小S3为节距P1的四分之三，如150纳米。
接着，以一聚合物化学气相沉积法形成一聚合物层314，如图3D所示。在图3D中，聚合物层314系覆盖部分的多晶硅层306及修剪后光阻层312a，聚合物层314具有节距P1及数个凹口317。凹口317系位于图3C的开口315的正中央，凹口317的大小S4为节距P1的四分之一，如50纳米。然后，去除凹口317下的部分的聚合物层314及部分的多晶硅层306，以形成一图案化聚合物层314a及图案化多晶硅层306a，如图3E所示。在图3E中，图案化多晶硅层306a具有节距P1及数个开口319，开口319的大小S5为节距P1的四分之一，如50纳米。接着，去除图案化聚合物层314a及修剪后光阻层312a，以形成许多沟渠321于闸氧化层304上。再形成一聚合物层316，以填满沟渠321及覆盖图案化氮化硅层308a，如图3F所示。在图3F中，聚合物层316例如是一底抗反射覆层(bottom anti-reflection coating，BARC)。
然后，平坦化聚合物层316，以形成图案化聚合物层316a，并露出图案化氮化硅层308a，其系以回蚀刻法完成，如图3G所示。接着，去除图案化氮化硅层308a，使得图案化聚合物层316a具有节距P1及数个开口323，如图3H所示。图案化氮化硅层308a的开口323系与下方图案化多晶硅层306a的开口319交错排列，开口323的大小S6系为节距P1的四分之一，如50纳米。接着，去除暴露的图案化多晶硅层306a，以形成另一图案化多晶硅层306b，如第3I图所示。图案化多晶硅层306b具有节距P2、数个开口325及319，节距P2为节距P1的二分之一，如100纳米。开口325系与开口319交错排列，开口325的大小S7为节距P2之一半，如50纳米。然后，去除图案化聚合物层316a，如第3J图所示。其中，图案化多晶硅层306b的线宽W10及开口的大小S10皆为节距P2的一半，如50纳米。所以，本发明可以得到比现有的步进扫描机的节距规格还要小的半导体节距，可以节省步进扫描机的升级成本。
实施例三
请参照图4A～4K，所示为依照本发明的实施例三的半导体节距的制造方法的流程剖面图。首先，在图4A中，提供一基板402，如硅基板，并在基板402上依序形成一闸氧化物层404、一多晶硅层406、一第一氮化硅层408、一第二氮化硅层409及一图案化光阻层412。图案化光阻层412具有一节距P1及数个开口411，开口411的大小S1为节距P1的二分之一，且P1为线宽W1及开口411的大小S1的总和。例如，以波长为193纳米的步进扫描机来进行微影动作时，节距P1为200纳米，且线宽W1及开口411的大小S1皆为100纳米。
接着，修剪图案化光阻层412，以形成一修剪后光阻层412a，如图4B所示。在图4B中，修剪后光阻层412a具有节距P1及数个开口413，开口413的大小S2约为节距P1的四分之三，如150纳米。但线宽W2为节距P1的四分之一，如50纳米。然后，去除暴露的部分的第二氮化硅层409，以形成一第二图案化氮化硅层409a，如图4C所示。第二图案化氮化硅层409a具有节距P1及数个开口415，开口415的大小S3等于节距P1的四分之三，如150纳米。
接着，以聚合物化学气相沉积法形成一聚合物层414，聚合物层414系覆盖修剪后光阻层412a及部分的第一氮化硅层408，如图4D所示。聚合物层414具有节距P1及数个凹口417，凹口417系位于图4C的开口415的正中央，凹口417的大小S4为节距P1的四分之一，如50纳米。
然后，去除凹口417下的部分的聚合物层414及部分的第一氮化硅层408，以形成第一图案化氮化硅层408a及图案化聚合物层414a，如图4E所示。第一图案化氮化硅层408a具有节距P1及数个开口419，开口419的大小S5为节距P1的四分之一，如50纳米。接着，去除图案化聚合物层414a及修剪后光阻层412a，以形成许多沟渠421于多晶硅层406上。再以高密度电浆沉积法形成一氧化物层416，氧化物层416系填满沟渠421及覆盖第二图案化氮化硅层409a，如图4F所示。
然后，平坦化氧化层416，以形成一图案化氧化物层416a，并暴露第二图案氮化硅层409a，其系以化学机械研磨法或回蚀刻法完成，如图4G所示。接着，去除第二图案化氮化硅层409a及其下方的部分的第一图案化氮化硅层408a，以形成一第三图案化氮化硅层408b，如图4H所示。第三图案化氮化硅层408b具有一节距P2、数个开口423及开口419，节距P2为节距P1的二分之一，如100纳米。开口423系与开口419交错排列，开口423的大小S6等于节距P2的二分之一，如50纳米。然后，去除图案化氧化物层416a，如图4I所示。然后，去除暴露的多晶硅层406，以形成图案化多晶硅层406a，如图4J所示。图案化多晶硅层406a具有节距P2，如100纳米。接着，去除第三图案化氮化硅层408b，如图4K所示。图案化多晶硅层406a的线宽W10及开口的大小S10皆为节距P2之一半，如50纳米。
本发明上述实施例所揭露的半导体节距的制造方法，可以获得比步进扫描机的轨距规格还要小、甚至是一半的半导体节距。如此一来，可以增进半导体节距的设计尺度，并节省许多用来作为步进扫描机的升级成本，相当符合经济效益。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉该领域的人员，在不脱离本发明的精神和范围内，当可作各种的修改，因此本发明的保护范围应根据的权利要求书所界定的范围为准。