一种金属布线上层间膜的二步淀积法 【技术领域】
本发明涉及半导体制造技术领域，尤其是涉及金属布线层间膜的淀积方法。
背景技术
在目前的集成电路中，电气元件向着高度集成化的方向发展，因此要求各种电气元件的体积及相关之间的距离越来越小。随着尺寸的减小，布线间的高宽比(Aspect Ratio)变大，为了满足层间膜的埋入性，必须采用埋入性强的设备，如高密度等离子等。
请参阅图1所示，在制造过程中，其步骤为：首先，在芯片表面进行铝膜淀积，并同时在铝膜之上淀积氮化钛/钛薄膜层；接着，进行铝线刻蚀，选择性刻蚀掉部分氮化钛/钛薄膜层及铝淀积层；最后采用高密度等离子的方式进行层间膜淀积。采用上述方式，能够完成层间膜的淀积，满足层间膜的埋入性。
采用这种新的设备也产生了新的问题。成膜时温度较高并且不宜控制，温度太高引起下面的铝布线发生合金及热迁移等而引起铝线中间产生空洞。而且因为高密度等离子方式的温度不易控制，等离子损伤大，容易造成器件的失效等问题。
因此，为了既满足层间膜的埋入性又不会引起铝地空洞，我们就必须考虑其他更好的方法来解决现有的这些问题和矛盾。
【发明内容】
本发明的目的是通过金属布线层间膜的二步淀积法，减小金属线间的高宽比，从而改善层间膜的埋入性。
为了完成以上发明目的，本发明金属布线层间膜的二步淀积法的实现步骤为：
第一步，在芯片表面上进行层间膜淀积；
第二步，选择性刻蚀层间膜；
第三步，进行金属膜淀积，在芯片的表面及上述层间膜上形成金属淀积层，并进行淀积氮化钛/钛薄膜；
第四步，进行金属线刻蚀，选择性刻蚀淀积的氮化钛/钛薄膜层及金属层；
第五步：进行第二次的层间膜淀积。
由于采用上述方法，本发明的层间膜具有较好的埋入性，并且不易产生金属空洞问题。
【附图说明】
图1是现有技术的金属布线的层间膜的淀积方法。
图2是本发明金属布线的层间膜的二步淀积方法。
其中：
Al指金属淀积层，TiN/Ti指氮化钛/钛薄膜层，IMD1指第一步淀积的层间膜，IMD2指第二步淀积的层间膜。
【具体实施方式】
下面结合附图和实施例对本发明作进一步描述。
本发明中的金属布线采用铝布线。请参阅图2所示，芯片内长有金属钨。
在进行层间膜淀积过程中，第一步，在上述芯片表面进行层间膜淀积，使其表面形成一定厚度的层间膜IMD1。接着进行层间膜的刻蚀，刻去上述金属钨对应位置上的层间膜IMD1，形成对应上述金属钨位置的凹槽。第三步进行铝膜淀积，在上述芯片及IMD1的表面积淀一定厚度的铝淀积层，同时淀积氮化钛/钛薄膜层，其厚度大于上述层间膜层IMD1的厚度，因为前述步骤中形成凹槽，所以凹槽中对应的铝的厚度大于保留层间膜的位置的铝的厚度。第四步，进行铝线刻蚀，保留对应上述金属钨位置的铝及氮化钛/钛薄膜层。最后，进行第二步的层间膜淀积，采用普通的等离子成膜技术，在上述的整个芯片表面淀积第二层的层间膜IMD2。
由于上述方法采用二步法进行层间膜的淀积，第一步的层间膜在铝淀积之前进行，容易控制其效果。在进行铝淀积后，由于原先具有一层的层间膜，因此，第二层层间膜淀积时，布线之间的宽度不变，而因为第二层层间膜的厚度变小，从而线间的高宽比变小，从而改善层间膜的埋入性。而且，因为仅采用一般的等离子成膜，不需要高密度等离子成膜技术，因此也可以减小等离子的损伤及热履历过程。
同理，本发明的方法也适用其它金属布线。
综上所述，本发明的金属布线的二步淀积法能够有效完成发明人的发明目的，改善金属布线间层间膜的埋入性，不会出现金属空洞问题，并且在制造过程中能够避免离子损伤，保证产品的可靠性。