制作半导体元件接面区域的方法 【技术领域】
本发明有关于一种形成半导体元件接面区域之制造方法，特别是关于一种制作PMOS半导体元件接面区域的方法。
背景技术
当半导体元件如互补式金氧半导体，因为积成度的提高，元件所占的面积相对要越小。所以先进的半导体技术，集成电路元件的尺寸已经缩小到深次微米，由于尺寸的缩小导致一些问题的产生。
随着半导体的进展，制造半导体元件越精细，掺杂原子深度分布的要求也越精细。通常，离子植入的方法常被用来精确控制杂质原子深度与浓度的分布，在离子植入的制程，杂质原子以一种带电离子的形式经由加速获得能量后直接撞击硅晶圆到晶格里的适当位置。所以离子的深度分布可藉由离子能量来控制，同时杂质原子的浓度可藉由离子植入的时间与离子束的电流大小来控制。
在先前技术中，带电离子如适当能量的离子束，利用离子布植机植(ionimplanter)入硅晶圆中。然后，需要一回火制程去活化杂质元素并修复撞击时造成的缺陷，因此造成植入的离子重新再调整其分布位置，同时也会产生瞬间扩散增加的现象(transient enhance diffusion)。结果以传统离子植入法难以形成超浅接面。再者，当元件的线宽要求小于90nm时，元件中每个区域的面积，包含源极、漏极与金属氧化物半导体都要随之缩小，如此接面的扩散深度必须要精密控制以减少短通道效应(short channel effect)与贯穿效应(punch-througheffect)。
当元件尺寸发展进入90nm以下之后，具有超浅接面低电阻地源/漏极延伸区(source/drain extensions)是最符合实际上的需要，可抑制短通道效应(shortchannel effect)和具有高电流驱动(high current drivability)。最近研究显示碳离子植入可以用低能量植入的方式达到制作超浅接面的效果，碳原子与半导体底材的间隙结合因此抑制掺杂原子的扩散，然而离子植入的碳原子却会造成在p-n接面处有较高的漏电流产生及导致较低的产能，上述情形为应用碳原子植入时必须考虑到的不良效果。
【发明内容】
鉴于上述的发明背景中，传统离子植入法无法制作实际需要的超浅接面。本发明的目的，在于提供一种制作半导体元件接面区域的制造方法。其在于含碳电浆可控制接面区域掺质分布的范围，所以经过后续的回火处理，掺质原子会受到抑制而无法扩散。
本发明的另一目的，在提供一种利用含碳电浆制作半导体元件的接面区域。由于含碳电浆只在晶圆基材表面进行渗碳处理，可大幅减少晶圆基材的缺陷，有助于后续再结晶热处理，并避免产生类似离子植入碳原子时所造成在p-n接面有较高的漏电流。
根据以上所述的目的，揭示一种制作半导体元件接面区域的方法，其方法包含提供一半导体底材，形成一栅极结构于半导体底材上，植入一杂质原子于半导体底材形成一接面区域，形成一绝缘层于栅极结构及半导体底材上，利用含碳电浆对绝缘层进行渗碳处理，形成一间隙壁于栅极结构侧壁上，将杂质原子植入半导体底材形成与接面区域相邻的源/漏极，及对半导体底材进行一热处理。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
【附图说明】
图1A至图1F为本发明方法制作半导体元件接面区域的一连串剖面示意图。
【具体实施方式】
本发明用示意图详细描述如下，在详述本发明实施例时，表示半导体结构的剖面图在半导体制程中会不依一般比例作局部放大以利说明，然不应以此作为有限定的认知。此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。
在此实施例中，揭示一种制作半导体元件接面区域的方法，其方法包含提供一半导体底材，形成一栅极结构于半导体底材上，植入一杂质原子于半导体底材形成一接面区域，形成一绝缘层于栅极结构及半导体底材上，利用含碳电浆对绝缘层进行渗碳处理，形成一间隙壁于栅极结构侧壁上，将杂质原子植入半导体底材形成与接面区域相邻的源/漏极，及对半导体底材进行一热处理。
本发明的一实施例参照图1A至图1F。首先根据图1A，提供一半导体底材10，例如硅底材，以形成p型或n型的MOS元件。在本实施例中，一些元件或结构(没有在图式显示)可包含在半导体底材10中，例如一些掺杂井或隔离元件。接者，一氧化层与一导电层依序形成在半导体底材10上。这氧化层与导电层被微影蚀刻图案化后形成一包含闸氧化层20与栅极电极21的栅极结构。甚者，有时为了特别的设计，可以形成一补偿间隙壁(offset spacer)(没有在图式显示)在栅极结构的侧壁上。
接者，以p型掺质植入至上述的结构中，以形成一些PMOS元件。在本实施例中，以周期表第三族(III)元素的掺质11，例如硼，植入到半导体底材10中形成源/漏极延伸接面区域。另一种选择是，先植入锗在半导体底材10上形成非晶质化表面后，再使用能量约1~10keV的低能量硼离子植入半导体底材10中。要说明的是，本发明应用于形成PMOS元件的区域，但不限于只形成PMOS元件，亦可于半导体底材10上的另一区域形成NMOS元件。
另一方面，参照图1B，上述掺质11于半导体底材10中形成源/漏极延伸接面区域15后(其厚度范围大致上小于400埃)，利用共形沉积的方法，在栅极结构与半导体底材10表面上形成一绝缘层25，例如氧化层。接者，本发明的特征之一，利用含碳电浆13对绝缘层25进行渗碳处理，之后再利用一热处理，例如炉管回火处理与消除源/漏极晶格缺陷的快速热回火处理，就可以使绝缘层25中的碳原子14扩散到源/漏极延伸接面区域15。热处理的温度范围约在500~1200℃。在本实施例中，此热处理是直接利用后续制程中用来消除源/漏极18晶格缺陷的快速热回火处理(温度范围约900~1200℃)，来使绝缘层25中碳原子扩散到源/漏极延伸接面区域15，然不限于此。由于碳原子14可以结合接面区域的间隙(interstitials)并抑制硼的扩散，可使源/漏极延伸接面区域15稳定存在。此外，在本实施例中，含碳电浆13的来源系为一含有二氧化碳的气体，然不限于此。其中，含碳电浆使用的功率范围大约为0.1瓦/平方厘米至0.5瓦/平方厘米，其碳离子扩散至接面区域的浓度范围约大于1e19/cm3。
之后，再以共形沉积的方法在绝缘层25上形成一介电层，例如氮化层。然后，利用蚀刻方式去除部分绝缘层25及介电层27，只留下在栅极结构侧壁的绝缘层25及介电层27以作为补偿间隙壁29，如图1C所示。接着，再利用一p型离子植入17到半导体底材10中以形成源/漏极区18，如图1D所示。接着，藉由使用温度约900~1200℃、停留时间(dwell time)约0~30秒钟的回火处理步骤，例如快速热回火处理(RTA)，以达到消除晶格缺陷并活化杂质元素。在本实施例中，本发明的另一特征，此回火步骤除了有上述的效果外，更重要的是使绝缘层25中的碳原子14扩散到源/漏极延伸接面区域15，以抑制硼原子的扩散，如图1D所示。
参照图1E，沉积一层厚度约100埃的金属钴30在栅极电极21与源/漏极18上。经后续回火处理形成部分反应的自行对准钴硅化物CoSi，并移除第一次未反应的钴金属30。参照图1F，最后再进行第二次的热回火处理以形成反应完全的自行对准钴硅化物CoSi2 31。
本发明的方法中，藉由调整含碳电浆对绝缘层25处理时使用的时间、功率来控制碳原子在绝缘层25的浓度与深度，并经由一热处理使碳原子扩散至半导体底材10，来抑制超浅接面的硼原子横向与纵向的扩散深度，并确保形成的超浅接面不会因后续的热处理或热循环制程而导致硼的扩散。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化和修改，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本发明权利要求书的范围内。