半导体器件及其制造方法.pdf

在沟栅极型MISFET中，通过用于形成第一高浓度P型源区(6)的第一注入，注入杂质，达到深处，通过用于形成第二高浓度P型源区(8)的第二注入，提高半导体区(14)的上表面附近的杂质浓度。据此，能可靠地使栅极(5)和第一高浓度P型源区(6)重叠，能避免栅源之间的偏移量。此外，在与源极电极模(12)电连接的硅化物模(10)、第二高浓度P型源区(8)之间能形成良好的欧姆接合，所以能使源极接触低电阻化。通过两个相乘的效果，能形成低电阻的半导体器件。在沟栅极型MISFET中，通过在源极和源区之间形成良好的欧姆接合，使源极接触低电阻化。

1.  一种半导体器件，其特征在于：包括：
半导体区；
设置在半导体区的下部的第一导电类型的漏区；
设置在所述半导体区中的所述漏区上的第二导电类型的体区；
设置在所述半导体区中的所述体区上的第一导电类型的第一源区；
设置在所述半导体区中的所述第一源区上，到达所述半导体区的上表面的第一导电类型的第二源区；
设置在所述半导体中，到达所述漏区的沟；
设置在所述沟内的至少侧面上的栅绝缘膜；
设置在所述沟内的栅绝缘膜上的栅极；以及
在所述沟内覆盖所述栅极的绝缘膜。

2.  根据权利要求1所述的半导体器件，其特征在于：
所述漏区具有第一导电类型的高浓度漏区、和设置在所述高浓度漏区上的第一导电类型的低浓度漏区。

3.  根据权利要求1所述的半导体器件，其特征在于：
还具有：设置在所述第二源区的上方的源极。

4.  根据权利要求3所述的半导体器件，其特征在于：
所述源极设置成从所述第二源区的上方到达所述沟内的侧面中所述第二源区露出的部分的上方；
所述第二源区中的杂质浓度的峰值位置，处于设置在所述沟内的侧面上的所述源极的高度范围内。

5.  根据权利要求3所述的半导体器件，其特征在于：
在所述第二源区和所述源极之间设置硅化物膜。

6.  根据权利要求1所述的半导体器件，其特征在于：
所述栅极中的挨着所述栅绝缘膜的部分的上端，设置在比所述第一源区与所述体区的边界更上方。

7.  根据权利要求1所述的半导体器件，其特征在于：
所述绝缘膜的上端设置在比所述第二源区的杂质浓度的峰值位置更下方。

8.  根据权利要求1所述的半导体器件，其特征在于：
在所述半导体区中，在位于所述第一和所述第二源区各自的侧方的区域中设置与所述体区挨着的第二导电类型的杂质区；
所述第一源区和所述第二源区各自的侧面由所述沟和所述杂质区包围。

9.  一种半导体器件，其特征在于：包括：
半导体区；
设置在半导体区的下部的第一导电类型的漏区；
设置在所述半导体区中的所述漏区上的第二导电类型的体区；
设置在所述半导体区中的所述体区上，到达所数半导体区的上表面的第一导电类型的源区；
设置在所述半导体中，到达所述漏区的沟；
设置在所述沟内的至少侧面上的栅绝缘膜；
设置在所述沟内的栅绝缘膜上的栅极；以及
在所述沟内覆盖所述栅极的绝缘膜，
所述绝缘膜的上端设置在比所述半导体区的上表面更下方；
从所述源区中所述绝缘膜的上端到所述半导体区的上表面的部分的杂质浓度为1×10²⁰atoms/cm³以上。

10.  根据权利要求9所述的半导体器件，其特征在于：
所述漏区具有：第一导电类型的高浓度漏区、和设置在所述高浓度漏区上的第一导电类型的低浓度漏区。

11.  根据权利要求9所述的半导体器件，其特征在于：
还具有：设置在所述源区的上方的源极。

12.  根据权利要求11所述的半导体器件，其特征在于：
所述源极设置成从所述源区的上方到达所述沟内的侧面中所述源区露出的部分的上方；
所述源区中的杂质浓度的峰值位置，处于设置在所述沟内的侧面上的所述源极的高度范围内。

13.  根据权利要求11所述的半导体器件，其特征在于：
在所述源区与所述源极之间设置硅化物膜。

14.  根据权利要求9所述的半导体器件，其特征在于：
所述栅极中的挨着所述栅绝缘膜的部分的上端，设置在比所述源区和所述体区的边界更上方。

15.  根据权利要求9所述的半导体器件，其特征在于：
所述绝缘膜的上端设置在比所述源区的杂质浓度的峰值位置更下方。

16.  根据权利要求9所述的半导体器件，其特征在于：
在所述半导体区中，在位于所述源区的侧方的区域中设置与所述体区挨着的第二导电类型的杂质区；
所述源区的侧面由所述沟和所述杂质区包围。

17.  一种半导体器件的制造方法，其特征在于：包括：
准备具有漏区、设置在所述漏区上的第二导电类型的体区的半导体区的步骤a；
在所述半导体区中形成到达所述漏区的沟的步骤b；
在所述步骤b后，在所述沟内露出的所述半导体区的至少侧面上形成栅绝缘膜的步骤c；
在所述步骤c后，在所述沟内的所述栅绝缘膜上形成栅极的步骤d；
在所述步骤d后，在所述沟内的所述栅极上形成绝缘膜的步骤e；
在所述步骤b后，通过对所述半导体区离子注入第一导电类型的杂质，在所述体区上形成第一导电类型的第一源区的步骤f；以及
在所述步骤b后，通过对所述半导体区离子注入第一导电类型的杂质，在所述第一源区上形成到达所述半导体区的上表面的第一导电类型的第二源区的步骤g。

18.  根据权利要求17所述的半导体器件的制造方法，其特征在于：
还具有：在所述步骤e、所述步骤f和所述步骤g之后，在所述第二源区上方形成源极的步骤h。

19.  根据权利要求18所述的半导体器件的制造方法，其特征在于：
在所述步骤h中，在所述沟内的侧面中所述第二源区露出的部分上也形成所述源极，并且在设置在所述沟内的侧面上的所述源极的高度范围内设定所述第二源区中的杂质浓度峰值。

20.  根据权利要求18所述的半导体器件的制造方法，其特征在于：
还具有：在所述步骤e、所述步骤f、所述步骤g之后，并且在所述步骤h之前，在所述第二源区上形成硅化物膜的步骤；
在所述步骤h中，在所述硅化物膜上形成所述源极。

21.  根据权利要求17所述的半导体器件的制造方法，其特征在于：
在所述步骤a中，作为所述漏区，准备设置在所述半导体区的下部的第一导电类型的高浓度漏区、设置在所述高浓度漏区上的第二导电类型的低浓度漏区。

22.  根据权利要求17所述的半导体器件的制造方法，其特征在于：
在所述步骤f中，进行所述离子注入，从而使所述第一源区与所述体区的边界比所述栅极中的与所述栅绝缘膜挨着的部分的上端还低。

23.  根据权利要求17所述的半导体器件的制造方法，其特征在于：
在所述步骤g中，进行所述离子注入，从而使所述第二源区的杂质浓度的峰值位置比所述绝缘膜的上端还高。

24.  根据权利要求17所述的半导体器件的制造方法，其特征在于：
还包括：在所述步骤a后，在位于所述半导体区中所述第一源区和所述第二源区的各自侧方的区域中形成从所述半导体区的上表面到达所述体区的第二导电类型的杂质区的步骤i；
所述第一源区和所述第二源区的各自的侧面由所述沟和所述杂质区包围。

25.  一种半导体器件的制造方法，其特征在于：包括：
准备具有漏区、设置在所述漏区上的第二导电类型的体区的半导体区的步骤a；
在所述半导体区中形成到达所述漏区的沟的步骤b；
在所述步骤b后，在所述沟内露出的所述半导体区的至少侧面上形成栅绝缘膜的步骤c；
在所述步骤c后，在所述沟内的所述栅绝缘膜上形成栅极的步骤d；
在所述步骤d后，在所述沟内的所述栅极上形成绝缘膜的步骤e；以及
在所述步骤b后，通过至少分三次以上对所述半导体区离子注入第一导电类型的杂质，在所述体区上形成第一导电类型的源区的步骤j，
所述绝缘膜的上端设置在比所述半导体区的上表面更下方；
从所述源区中所述绝缘膜的上端到所述半导体区的上表面的部分的杂质浓度为1×10²⁰atoms/cm³以上。

26.  根据权利要求25所述的半导体器件的制造方法，其特征在于：
还具有：在所述步骤e和所述步骤f后，在所述源区的上方形成源极的步骤k。

27.  根据权利要求26所述的半导体器件的制造方法，其特征在于：
在所述步骤k中，在所述沟内的侧面中所述源区露出的部分上也形成所述源极，并且在设置在所述沟内的侧面上的所述源极的高度范围内设定所述源区中的杂质浓度峰值。

28.  根据权利要求26所述的半导体器件的制造方法，其特征在于：
还具有：在所述步骤e、所述步骤j之后，并且在所述步骤k之前，在所述源区上形成硅化物膜的步骤；
在所述步骤k中，在所述硅化物膜上形成所述源极。

29.  根据权利要求25所述的半导体器件的制造方法，其特征在于：
在所述步骤a中，作为所述漏区，准备设置在所述半导体区的下部的第一导电类型的高浓度漏区、和设置在所述高浓度漏区上的第二导电类型的低浓度漏区。

30.  根据权利要求25所述的半导体器件的制造方法，其特征在于：
在所述步骤j中，进行所述离子注入，从而使所述源区与所述体区的边界比所述栅极中的与所述栅绝缘膜挨着的部分的上端还低。

31.  根据权利要求25所述的半导体器件的制造方法，其特征在于：
在所述步骤j中，进行所述离子注入，从而所述源区的杂质浓度的峰值位置比所述绝缘膜的上端还高。

32.  根据权利要求25所述的半导体器件的制造方法，其特征在于：
还包括：在所述步骤a后，在位于所述半导体区中所述源区的侧方的区域中形成从所述半导体区的上表面到达所述体区的第二导电类型的杂质区的步骤1；
所述源区的侧面由所述沟和所述杂质区包围。

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及具有沟栅极构造的MIS型晶体管(以下称作沟栅极型MISFET)。
背景技术
在半导体衬底上形成沟后，在该沟内形成栅极的所谓的沟栅极构造应用于IGBT(Insulated Gate Bipolar Transistor)或MISFET等半导体器件中，特别在电力等用途上是有利的构造(参照特开2001-85685号公报)。
图12是表示以往的具有沟栅极型MISFET的半导体器件的剖视图。在图12所示的沟栅极型MISFET中，在N⁺型硅衬底111上依次形成由N型外延生长层构成的N^-型漏层112和P型体区113。再在P型体区113中，形成贯通P型体区113到达N^-型漏层112的沟116。然后，在由2个沟116夹着的P型体区113的上部形成与各沟116挨着的一对N⁺型源区114，并且在该P型体区113的上部的由该一对N⁺型源区114夹着的部分中形成P⁺型扩散区115。不到达N^-型漏层112地形成该N⁺型源区114和P⁺型扩散区115。
然后在沟116内隔着栅绝缘膜117填充由多晶硅构成的栅极118，在栅极118上形成帽状氧化膜119、由PSG(Phospho Silicate Glass)膜构成的绝缘膜120。然后，在N⁺型源区114、P⁺型扩散区115和绝缘膜120上形成源极121。
在这样的构造的功率MISFET中，在源极121和N^-型漏层112之间外加高电压的状态下，如果在栅极118和N⁺型源区114之间作用阈值电压以上的电压，就在栅绝缘膜117和P型体区113的界面上形成反型层，通过该反型层，电流从N^-型漏层112流到N⁺型源区114。
可是，在所述以往的功率MISFET中，发生以下的问题。
如图12所示，N⁺型源区114的底面(下端)比嵌入沟116内的栅极118的上表面(上端)更靠下部。因为这样形成N⁺型源区114，当进行离子注入，直到深处时，在N⁺型源区114中地沟116的上部侧面，与源极121接触的部分的杂质浓度降低，难以源极121和N⁺型源区114之间形成欧姆接合。因此，无法取得充分低电阻的源极接触。
发明内容
因此，本发明的目的在于：具有在源极电极膜和源区之间实现良好的欧姆接合，据此能取得充分低电阻的源极接触的沟栅极型MISFET的半导体器件及其制造方法。
为了实现所述目的，本发明的第一半导体器件包括：半导体区；设置在半导体区的下部的第一导电类型的漏区；设置在所述半导体区中的所述漏区上的第二导电类型的体区；设置在所述半导体区中的所述体区上的第一导电类型的第一源区；设置在所述半导体区中的所述第一源区上，到达所述半导体区的上表面的第一导电类型的第二源区；设置在所述半导体中，到达所述漏区的沟；设置在所述沟内的至少侧面上的栅绝缘膜；设置在所述沟内的栅绝缘膜上的栅极；在所述沟内覆盖所述栅极的绝缘膜。
根据第一半导体器件，因为能很深地设置第一源区，所以第一源区和栅极容易重叠，能避免栅源间偏移。而且，通过设置第二源区，从而半导体区的上表面附近的杂质浓度升高，在半导体区的上表面上形成源极时，在源极和第二源区之间能形成良好的欧姆接合。通过这两个的相乘的效果，与以往相比，能使半导体器件低电阻化。
在第一半导体器件中，漏区具有第一导电类型的高浓度漏区、设置在所述高浓度漏区上的第一导电类型的低浓度漏区。
在第一半导体器件中，还具有：设置在所述第二源区的上方的源极。
这时，源极从所述第二源区的上方到达所述沟内的侧面中所述第二源区露出的部分的上方设置；所述第二源区中的杂质浓度的峰值位置处于设置在所述沟内的侧面上的所述源极的高度范围内。如果这样，与源极挨着的第二源区的杂质浓度高，所以两者间的界面的欧姆接合变为更良好的状态。
此外这时，在所述第二源区和所述源极之间设置硅化物膜。如果这样，则通过硅化物膜，使源区和源极之间进一步低电阻化。
在第一半导体器件中，栅极中的挨着所述栅绝缘膜的部分的上端设置在比所述第一源区和所述体区的边界更上方。如果这样，则栅极中的与栅绝缘膜挨着的部分和第一源区的重叠量增大，所以更低电阻化成为可能。
在第一半导体器件中，绝缘膜的上端设置在比所述第二源区的杂质浓度的峰值位置更下方。如果这样，则在其后的制造步骤中，当把在沟侧面露出的半导体区变为硅化物时，能可靠地形成硅化物膜，直到所述峰值位置的高度。
在第一半导体器件中，在半导体区中，在位于所述第一和所述第二源区各自的侧方的区域中设置与所述体区挨着的第二导电类型的杂质区；第一源区和所述第二源区各自的侧面由所述沟和所述杂质区包围。
本发明的第二半导体器件包括：半导体区；设置在半导体区的下部的第一导电类型的漏区；设置在所述半导体区中的所述漏区上的第二导电类型的体区；设置在所述半导体区中的所述体区上，到达所数半导体区的上表面的第一导电类型的源区；设置在所述半导体中，到达所述漏区的沟；设置在所述沟内的至少侧面上的栅绝缘膜；设置在所述沟内的栅绝缘膜上的栅极；在所述沟内覆盖所述栅极的绝缘膜；所述绝缘膜的上端设置在比所述半导体区的上表面更下方；从所述源区中所述绝缘膜的上端到所述半导体区的上表面的部分的杂质浓度为1×10²⁰atoms/cm³以上。
即根据第二半导体器件，通过设置源区，从而半导体区的上表面附近的杂质浓度提高，在半导体区的上表面上形成源极时，在源极和源区之间能形成良好的欧姆接合。因此，能提供具有能取得充分地电阻的源极接触的沟栅极型MISFET的半导体器件。
在第二半导体器件中，漏区具有：第一导电类型的高浓度漏区和设置在所述高浓度漏区上的第一导电类型的低浓度漏区。
在第二半导体器件中，还具有：设置在所述源区的上方的源极。
这时，源极从所述源区的上方到达所述沟内的侧面中所述源区露出的部分的上方设置；所述源区中的杂质浓度的峰值位置处于设置在所述沟内的侧面上的所述源极的高度范围内。如果这样，则与源极挨着的源取得杂质浓度高，所以两者之间的界面的欧姆接合变为更良好的状态。
此外这时，在所述源区和和所述源极之间设置硅化物膜。如果这样，则由于硅化物膜，源于和源极之间进一步低电阻化。
在第二半导体器件中，栅极中的挨着所述栅绝缘膜的部分的上端设置在比所述源区和所述体区的边界更上方。如果这样，则栅极中的与栅绝缘膜挨着的部分与源区的重叠量增大，所以更低电阻化成为可能。
在第二半导体器件中，绝缘膜的上端设置在比所述源区的杂质浓度的峰值位置更下方。如果这样，则在以后的制造步骤中，当把在沟侧面露出的半导体区变为硅化物时，能可靠地形成硅化物膜，直到所述峰值位置的高度。
在第二半导体器件中，在所述半导体区中，在位于所述源区的侧方的区域中设置与所述体区挨着的第二导电类型的杂质区；所述源区的侧面由所述沟和所述杂质区包围。
本发明的第一半导体器件的制造方法包括：准备具有漏区、设置在所述漏区上的第二导电类型的体区的半导体区的步骤(a)；在所述半导体区中形成到达所述漏区的沟的步骤(b)；在所述步骤(b)后，在所述沟内露出的所述半导体区的至少侧面上形成栅绝缘膜的步骤(c)；在所述步骤(c)后，在所述沟内的所述栅绝缘膜上形成栅极的步骤(d)；在所述步骤(d)后，在所述沟内的所述栅极上形成绝缘膜的步骤(e)；在所述步骤(b)后，通过对所述半导体区离子注入第一导电类型的杂质，在所述体区上形成第一导电类型的第一源区的步骤(f)；在所述步骤(b)后，通过对所述半导体区离子注入第一导电类型的杂质，在所述第一源区上形成到达所述半导体区的上表面的第一导电类型的第二源区的步骤(g)。
根据第一半导体器件的制造方法，比第一源区更浅地形成第二源区。据此，通过第一源区，使杂质从半导体区的上表面扩散到远离到下方的区域，并且通过第二源区能提高半导体区的上表面附近的杂质浓度。因此，能可靠地使第一源区和栅极重叠，从而能防止在栅源间产生偏移量。此外，能取得在第二源区上设置的源极和第二源区之间具有良好的欧姆接合的半导体器件。通过两个相乘的效果，能形成更低电阻的半导体器件。
在第一半导体器件的制造方法中，还具有：在所述步骤(e)、所述步骤(f)和所述步骤(g)之后，在所述第二源区上方形成源极的步骤(h)。
这时，在所述步骤(h)中，在所述沟内的侧面中所述第二源区露出的部分上也形成所述源极，并且在设置在所述沟内的侧面上的所述源极的高度范围内设定所述第二源区中的杂质浓度峰值。如果这样，就能提高与源极挨着的第二源区的杂质浓度，所以能使两者之间的界面的欧姆接合为更良好的状态。
此外这时，还具有：在所述步骤(e)、所述步骤(f)、所述步骤(g)之后，并且在所述步骤(h)之前，在所述第二源区上形成硅化物膜的步骤；在所述步骤(h)中，在所述硅化物膜上形成所述源极。如果这样，则通过设置硅化物膜，能进一步降低源区和源极之间的电阻。
在第一半导体器件的制造方法中，在所述步骤(a)中，作为所述漏区，准备设置在所述半导体区的下部的第一导电类型的高浓度漏区、设置在所述高浓度漏区上的第二导电类型的低浓度漏区。
在第一半导体器件的制造方法中，在所述步骤(f)中，进行所述离子注入，从而所述第一源区和所述体区的边界比与所述栅极中的与所述栅绝缘膜挨着的部分的上端还低。如果这样，就能增大栅极中与栅绝缘膜挨着的部分和第一源区的重叠量。
在第一半导体器件的制造方法中，在所述步骤(g)中，进行所述离子注入，从而所述第二源区的杂质浓度的峰值位置比所述绝缘膜的上端还高。这基于以下的理由。即硅化物膜形成在比绝缘膜更靠上的沟侧面(半导体区露出)。这时，当所述峰值浓度位置比绝缘膜的上端更上方式，能可靠形成硅化物膜，直到峰值浓度所在的高度。
在第一半导体器件的制造方法中，还包括：在所述步骤(a)后，在位于所述半导体区中所述第一源区和所述第二源区的各自侧方的区域中形成从所述半导体区的上表面到达所述体区的第二导电类型的杂质区的步骤(i)；所述第一源区和所述第二源区的各自的侧面由所述沟和所述杂质区包围。
本发明的第二半导体器件的制造方法包括：准备具有漏区、设置在所述漏区上的第二导电类型的体区的半导体区的步骤(a)；在所述半导体区中形成到达所述漏区的沟的步骤(b)；在所述步骤(b)后，在所述沟内露出的所述半导体区的至少侧面上形成栅绝缘膜的步骤(c)；在所述步骤(c)后，在所述沟内的所述栅绝缘膜上形成栅极的步骤(d)；在所述步骤(d)后，在所述沟内的所述栅极上形成绝缘膜的步骤(e)；在所述步骤(b)后，通过至少分三次以上对所述半导体区离子注入第一导电类型的杂质，在所述体区上形成第一导电类型的源区的步骤(j)；所述绝缘膜的上端设置在比所述半导体区的上表面更下方；从所述源区中所述绝缘膜的上端到所述半导体区的上表面的部分的杂质浓度为1×10²⁰atoms/cm³以上。
根据第二半导体器件的制造方法，通过3次以上的离子注入形成源区，所以能使杂质从半导体区的上表面扩散到远离到下方的区域，并且能提高半导体区的上表面附近的杂质浓度。因此，能可靠地使源区和栅极重叠，从而能防止在栅源间产生偏移量。此外，能取得在源区上设置的源极和源区之间具有良好的欧姆接合的半导体器件。通过两个相乘的效果，能形成更低电阻的半导体器件。
在第二半导体器件的制造方法中，还具有：在所述步骤(e)和所述步骤(f)后，在所述源区的上方形成源极的步骤(k)。
这时，在所述步骤(k)中，在所述沟内的侧面中所述源区露出的部分上也形成所述源极，并且在设置在所述沟内的侧面上的所述源极的高度范围内设定所述源区中的杂质浓度峰值。如果这样，就能提高与源极挨着的源区的杂质浓度，所以能使两者间的界面的欧姆接合变为更良好的状态。
此外这时，还具有：在所述步骤(e)、所述步骤(j)之后，并且在所述步骤(k)之前，在所述源区上形成硅化物膜的步骤；在所述步骤(k)中，在所述硅化物膜上形成所述源极。如果这样，就通过设置硅化物膜，能进一步降低源区和源极之间的电阻。
在第二半导体器件的制造方法中，在所述步骤(a)中，作为所述漏区，准备设置在所述半导体区的下部的第一导电类型的高浓度漏区、设置在所述高浓度漏区上的第二导电类型的低浓度漏区。
在第二半导体器件的制造方法中，在所述步骤(j)中，进行所述离子注入，从而所述源区和所述体区的边界比与所述栅极中的与所述栅绝缘膜挨着的部分的上端还低。如果这样，就能增大栅极中与栅绝缘膜挨着的部分和源区的重叠量。
在第二半导体器件的制造方法中，在所述步骤(j)中，进行所述离子注入，从而所述源区的杂质浓度的峰值位置比所述绝缘膜的上端还高。这基于以下的理由。即硅化物膜形成在比绝缘膜更靠上的沟侧面(半导体区露出)。这时，当所述峰值浓度位置比绝缘膜的上端更上方式，能可靠地形成硅化物膜，直到峰值浓度所在的高度。
在第二半导体器件的制造方法中，还包括：在所述步骤(a)后，在位于所述半导体区中所述源区的侧方的区域中形成从所述半导体区的上表面到达所述体区的第二导电类型的杂质区的步骤(1)；所述源区的侧面由所述沟和所述杂质区包围。
根据本发明的半导体器件及其制造方法，能避免栅源间的偏移量，能把源区和成为源极的一部分的硅化物膜良好地欧姆接合，据此能取得低电阻的沟栅极型MISFET。
附图说明
图1(a)是表示本发明实施例1和2的半导体器件的模式平面图，(b)是向B-B’方向观察图1(a)的A-A’线的截面的立体图。
图2(a)是表示图1(b)所示的m-m’方向的杂质分布(实施例1)的图，(b)是放大表示图1(b)所示的m-m’地方附近的构造的剖视图。
图3(a)～(c)是表示本发明实施例1的半导体器件的制造方法的各步骤的剖视图。
图4(a)～(c)是表示本发明实施例1的半导体器件的制造方法的各步骤的剖视图。
图5(a)是表示图1(b)所示的m-m’方向的杂质分布(实施例2)的图，(b)是放大表示图1(b)所示的m-m’地方附近的构造的剖视图。
图6是用于说明由本发明实施例2的半导体器件取得的效果的图。
图7是用于说明由本发明实施例2的半导体器件取得的效果的图。
图8是表示实施例1和2的半导体器件的变化的模式立体图。
图9是表示实施例1和2的半导体器件的变化的模式立体图。
图10是表示实施例1和2的半导体器件的变化的模式立体图。
图11(a)和(b)是用于说明通过图9和图10所示的结构取得的效果的图。
图12是表示具有以往的沟栅极型MISFET的半导体器件的剖视图。
图中：1—高浓度P型漏区；2—低浓度P型漏区；3—N型体区；4—栅绝缘膜；5—栅极；6—第一高浓度P型源区；7—掩埋绝缘膜；8—第二高浓度P型源区；9—高浓度N型扩散区；10—硅化物膜；11—掩模材料；12—源极电极膜；13—沟；14—半导体区。
具体实施方式
(实施例1)
下面，参照附图说明本发明实施例1的半导体器件及其制造方法。
首先，说明本实施例的沟栅极型MISFET。图1(a)是表示本实施例1的半导体器件的模式平面图。此外，图1(b)是向B-B’方向观察图1(a)的A-A’线的截面的立体图。须指出的是，图1(a)为了便于理解，省略显示图1(b)的半导体区14的表面上的硅化物膜10以及源极电极膜12。
在本实施例的半导体器件中，如图1(a)所示，沿着平行于半导体区14上的B-B’方向的方向，保持某一定间隔设置多个沟13。在各沟13的上部填充源极电极膜12，在图1(a)所示的平面中，在源极电极膜12和半导体区14(高浓度N型扩散区9、第二高浓度P型源区8)之间形成硅化物膜10。在第二高浓度P型源区8的两侧形成高浓度N型扩散区9。即成为第二高浓度P型源区8的两边与彼此相对设置的2个沟13分别挨着，另两边分别与彼此相对设置的2个高浓度N型扩散区9挨着的结构。这里，可以在A-A’方向和/或B-B’方向重复设置图1(a)所示的结构。
此外，如图1(b)所示，半导体区14具有：高浓度P型漏区1；设置在高浓度P型漏区1上，并且由外延生长层构成的低浓度P型漏区2；设置在低浓度P型漏区2上的N型体区3；在N型体区3中设置在源极形成区中的第一高浓度P型源区6；设置在第一高浓度P型源区6上的第二高浓度P型源区8；在N型体区3中设置在体接触形成区中的高浓度N型扩散区9。须指出的是，第二高浓度P型源区8形成为与第一高浓度P型源区6的上表面全体挨着。这里，半导体区14例如可以是硅衬底，或者由硅衬底和形成在其上的外延生长层构成。此外，在本申请中，高浓度P型漏区意味着杂质浓度为1×10¹⁹atoms/cm³以上，低浓度P型漏区意味着杂质浓度为5×10¹⁶atoms/cm³以上。
而且，沟13设置为贯通半导体区14中的第二高浓度P型源区8、第一高浓度P型源区6以及N型体区3，到达低浓度P型漏区2中的给定深度。该沟13在B-B’线方向延伸，设置为在体接触形成区中贯通高浓度N型扩散区9和N型体区3，到达低浓度P型漏区2中的给定深度。以一定间隔设置沟13，在2个沟13之间夹着的区域中至少形成N型体区3、第一高浓度P型源区6、第二高浓度P型源区8和高浓度N型扩散区9。
在沟13内隔着栅绝缘膜4设置由多晶硅构成的栅极5。该栅极5设置为从沟13内的N型体区3的侧面上到达位于其上下的低浓度P型漏区2的一部分和第一高浓度P型源区6的一部分。
然后，在沟13内的栅极5的上部，覆盖栅极5设置掩埋绝缘膜7。该掩埋绝缘膜7的底面中的端部即与栅绝缘膜4挨着的部分设置在比第一高浓度P型源区6和N型体区3的界面更上方。
然后，在半导体区14中的第二高浓度P型源区8以及高浓度N型扩散区9的上表面上、位于沟13侧面中比掩埋绝缘膜7更靠上的部分上设置硅化物膜10。然后在硅化物膜10上，填充沟13内的掩埋绝缘膜7上，形成源极电极膜12。
在该构造中，第一高浓度P型源区6和第二高浓度P型源区8在不同的深度具有浓度峰值位置。具体而言，第一高浓度P型源区6的下端(底面)位于比栅极5的上端更下方。此外，第二高浓度P型源区8设置为杂质浓度的峰值位于比形成在栅极5上的掩埋绝缘膜7的上端(上表面)更上方。
根据本实施例的半导体器件，通过把第一高浓度P型源区6设置为很深，第一高浓度P型源区6和栅极5容易重叠，能避免栅源间变为偏移。而且，通过第二高浓度P型源区8，提高半导体区14中的上表面附近的杂质浓度，从而在与硅化物膜10电连接的源极电极膜12和第二高浓度P型源区8之间能形成良好的欧姆接合。通过两个的相乘效果，能形成比以往更低电阻的半导体器件。
图2(a)是表示沿着图1(b)所示的m-m’线的杂质分布的图，图2(b)是放大表示图1(b)所示的m-m’线附近的构造的剖视图。须指出的是，在图2中，Chemical conc.(实线)是实际注入的P型杂质(硼)的浓度，Active conc.(粗虚线)是注入杂质中通过退火而活性化的杂质浓度，Phos(单点划线)是在硼注入之前注入的N型杂质(磷)的浓度。
如图2(a)所示，在本实施例中，为了避免栅源间变为偏移，变为高电阻，通过用于形成第一高浓度P型源区6的第一注入条件，控制第一高浓度P型源区6和N型体区3之间的接合位置，并且通过用于形成第二高浓度P型源区8的第二注入条件，控制杂质分布，从而浓度峰值位于沟13的内侧面中形成硅化物膜10的深度。据此，能形成低电阻的源极接触。须指出的是，即使把第一注入和第二注入颠倒顺序，对效果也没有影响。此外，在本实施例中，在布线电极膜即源极电极膜12和半导体区14之间设置硅化物膜10，但是在本发明中也可以省略硅化物膜。
此外，希望包含第二高浓度P型源区8的半导体区14的表面部的杂质浓度设定为1×10²⁰atoms/cm³以上。如果这样，在源极电极膜12和源区之间能实现良好的欧姆接合。
下面，说明本实施例的半导体器件的制造方法。图3(a)～(c)和图4(a)～(c)是表示本实施例的半导体器件的制造步骤的剖视图。
首先，在图3(a)所示的步骤中，在半导体衬底(未图示)中形成高浓度P型漏区1后，在高浓度P型漏区1上，通过外延生长形成厚度5μm的P型外延生长层(未图示)。然后，在注入能量500KeV，掺杂量1×10¹³ions/cm²的条件下，对P型外延生长层离子注入N型杂质P，从而在P型外延生长层的上部形成扩散深度(漏体间接合位置)1.1μm的N型体区3。据此，在高浓度P型漏区1和N型体区3之间形成具有由P型外延生长层构成的低浓度P型漏区2的半导体区14。然后，使用光刻和干蚀刻，在衬底上形成在沟形成区中具有开口的掩模材料11。作为掩模材料11，可以使用氧化膜、由底层的氧化膜和上层的氮化膜构成的层叠膜、或者由下层的氧化膜和中层的硅膜和上层的氮化膜构成的层叠膜。然后，把掩模材料11作为掩模，通过进行干蚀刻，形成贯通N型体区3，到达低浓度P型漏区2的给定深度的深度1.3～1.5nm的沟13。这时，形成为沟13的底面位于低浓度P型漏区2的上表面和下表面之间，不到达高浓度P型漏区1的上表面。
接着在图3(b)所示的步骤中，在沟13内的表面形成由氧化硅膜构成的厚度20～30nm的栅绝缘膜4。须指出的是，在形成栅绝缘膜4之前，为了除去沟13内的表面粗糙而形成牺牲氧化膜后，用湿蚀刻除去牺牲氧化膜。
接着，在图3(c)所示的步骤中，填充沟13内地在衬底上堆积成为栅极的厚度400nm的硅膜(未图示)。这时，为了谋求多晶硅膜的低电阻化，预先堆积掺杂的多晶硅膜，或者堆积掺杂的多晶硅膜后，使杂质扩散。然后通过对多晶硅膜进行后退蚀刻，除去多晶硅膜中位于半导体区14的上表面上的部分、位于沟13内的部分中的上部，从而在沟13内形成栅极5。这时，从半导体区14表面到栅极5的上表面的后退量希望约为200～500nm左右。
接着在图4(a)所示的步骤中，在衬底上的全面，通过例如CVD(Chemical Vapor Deposition)法，以500nm左右的膜厚形成不含杂质的氧化硅膜(NSG(Non Silicate Glass)膜/未图示)。然后，通过对氧化硅膜只进行给定时间的蚀刻，在沟13内形成由氧化硅膜构成的掩埋绝缘膜7。这时，从半导体区14的上表面到掩埋绝缘膜7的上表面的后退量希望约为0～120nm左右。须指出的是，在该蚀刻中，也除去栅绝缘膜4中在沟13的上部露出的部分，所以栅绝缘膜4的上端变为与掩埋绝缘膜7的上表面相同的高度。此外，也除去半导体区14的上表面上残存的掩模材料11(图3(c)所示)。结果N型体区3在该上表面上和沟13的上部的侧面中露出。须指出的是，也可以在除去氧化硅膜和栅绝缘膜4后，有选择地除去掩模材料11。
接着在图4(b)所示的步骤中，在衬底上形成在源极形成区中具有开口的抗蚀剂(未图示)后，在注入能量80KeV，掺杂量4×10¹⁵ions/cm²的条件下，对N型体区3离子注入P型杂质B，例如形成扩散深度1.1μm的第一高浓度P型源区6。接着在注入能量60KeV，掺杂量4×10¹⁵ions/cm²的条件下，离子注入P型杂质B，形成扩散深度150nm的第二高浓度P型源区8。这时，进行第二高浓度P型源区8的形成，从而第二高浓度P型源区8的杂质浓度的峰值位置位于比掩埋绝缘膜7的上表面更靠上。须指出的是，第一高浓度P型源区6和第二高浓度P型源区8的任意一方可以先形成。然后图4(b)中未表示，但是在衬底上形成在体接触形成区中具有开口的抗蚀剂后，在注入能量120KeV，掺杂量5×10¹⁵ions/cm²的条件下，离子注入N型杂质P，形成图1所示的高浓度N型扩散区9。
接着在图4(c)所示的步骤中，使用硅化物记述，在半导体区14中露出的全部表面(包含在沟13的侧面中露出的部分)有选择地形成硅化物膜10。据此，在第二高浓度P型源区8和高浓度N型扩散区9上形成硅化物膜10(参照图1)。然后在衬底上形成金属膜(未图示)后，把金属膜构图，在硅化物膜10和掩埋绝缘膜7上形成源极电极膜12。
根据以上的结构，使用2种加速度设置源区。具体而言，通过用于形成第一高浓度P型源区6的第一注入，控制源区-体区之间的接合深度，从而能避免栅源间变为偏移。此外，通过用于形成第二高浓度P型源区8的第二注入，能提高半导体区14的上表面附近的杂质浓度，从而在硅化物膜10和第二高浓度P型源区8之间能实现良好的欧姆接合。通过2个的相乘效果，能形成比以往更低电阻的半导体器件。
(实施例2)
下面，参照附图说明本发明实施例2的半导体器件及其制造方法。
本实施例与实施例1的不同之处在于：源区的杂质分布及其形成方法。即本实施例的半导体器件的平面结构和截面结构分别与图1(a)以及图1(b)所示的实施例1基本相同。
图5(a)是表示沿着图1(b)所示的m-m’线的本实施例的杂质分布的图，图5(b)是放大表示图1(b)所示的m-m’线附近的构造的剖视图。须指出的是，在实施例1中，第一高浓度P型源区6和第二高浓度P型源区8与通过2次的离子注入而形成的杂质分布分别对应，但是在本实施例中，第一高浓度P型源区6和第二高浓度P型源区8的区别不是与特定的杂质分布对应。具体而言，在本实施例中，通过3次以上的离子注入形成源区，该形成的源区中位于比掩埋绝缘膜7的上端(上表面)更下方的部分为第一高浓度P型源区6，该形成的源区中位于比掩埋绝缘膜7的上端(上表面)更上方的部分为第二高浓度P型源区8。此外，在本实施例中，掩埋绝缘膜7的底面中的端部即挨着栅绝缘膜4的部分设置在比第一高浓度P型源区6和N型体区3的界面更上方。
本实施例的特征如图5(a)所示，第二高浓度P型源区8的杂质浓度即位于从掩埋绝缘膜7的上端到半导体区14的上表面的范围中的源区的杂质浓度为1×10²⁰atoms/cm³以上。这里，由第一高浓度P型源区6和第二高浓度P型源区8构成的源区中的杂质浓度的峰值位置位于比掩埋绝缘膜7的上端更上方即设置在沟13内的侧面上的源极电极膜12的高度范围内。
为了形成图5(a)所示的杂质分布，在本实施例中，在实施例1的图4(b)所示的步骤中，例如按如下那样进行离子注入。即首先在注入能量4KeV，掺杂量4×10¹⁵ions/cm²的条件下，离子注入(注入(A))P型杂质B后，同样在注入能量20KeV，掺杂量4×10¹⁵ions/cm²的条件下，离子注入(注入(B))B，然后在注入能量60KeV，掺杂量4×10¹⁵ions/cm²的条件下，离子注入(注入(C))B。须指出的是，本实施例的半导体器件的制造方法除了图4(b)所示的步骤即源区形成步骤，与实施例1相同。此外图5(a)所示的杂质浓度是在注入杂质中由退火活性化的杂质浓度。此外，在图5(a)中，Phos(单点划线)是硼注入前注入的N型杂质(磷)的浓度。此外，在本实施例中，注入(A)～(C)的实施顺序并未特别限定。此外，通过注入(C)形成图5(a)所示的结合。
下面参照图6和图7说明本实施例的效果。图6模式地表示源区中产生的电阻Rs的细节。此外，图7以在源极电极膜和源区之间形成完全的欧姆接合时为基准表示所述离子注入(A)～(C)对漏极电流的影响。
如图7所示，通过3次的注入(A)～(C)进行源区的形成，能取得与欧姆接合同等的优异特性。而随着注入次数减少，特性恶化。这是因为通过注入(B)，图6所示的沟侧壁部接触电阻减少，通过注入(A)，图6所示的Si表面接触电阻减少。
即根据本实施例，通过3次以上的离子注入形成源区，所以能使杂质从半导体区14的上表面扩散到远离到下方的区域，并且能提高半导体区14的上表面附近的杂质浓度。因此，能可靠地把源区和栅极5重叠，从而能防止在栅源间产生偏移量。此外，能取得在源区上设置的源极电极膜12和源区之间具有良好的欧姆接合的半导体器件。
须指出的是，在实施例1和2中，作为一个例子，使用P沟道MIS晶体管进行说明，但是本发明也能应用于N沟道MIS晶体管，这时也能取得同样的效果。
此外，在实施例1、2中，漏区具有高浓度P型漏区1和设置在高浓度P型漏区1上的低浓度P型漏区2。可是代替他，如图8所示，可以不设置低浓度P型漏区2。
此外，在实施例1、2中，沟13设置为在半导体区14中贯通第二高浓度P型源区8、第一高浓度P型源区6和N型体区3，到达低浓度P型漏区2中的给定深度。可是，代替他，如图9所示，沟13可以设置为在半导体区14中贯通第二高浓度P型源区8、第一高浓度P型源区6、N型体区3和低浓度P型漏区2，到达高浓度P型漏区1中的给定深度。这时，如图10所示，可以不设置低浓度P型漏区2。
图11(a)和(b)是用于说明通过图9和图10所示的结构取得的效果的图。即如图11(a)和(b)所示，深深地形成沟13，从而如果增大栅极和漏区的重叠量Lov，则导通电流Ion增大。相反，浅浅地形成沟13，栅极和漏区的重叠量Lov小时或在栅极和漏区之间产生偏移量(偏移量：Loff)时，导通电流Ion减小。
如上所述，本发明涉及半导体器件及其制造方法，当应用于沟栅极型MISFET时，取得在避免栅源间的偏移量的同时，良好地欧姆接合源区和成为源极的一部分的硅化物膜的效果，是非常有用的。