半导体装置 【技术领域】
本发明涉及半导体装置，特别涉及一种具有硅化物膜的静电放电保护晶体管的技术。
背景技术
近几年来，为了防止扩散层伴随着MOS器件的细微化而薄膜化后寄生电阻的增大，硅化物结构受到广泛采用。硅化物结构由于具有降低扩散电阻的性质，所以能够降低寄生电阻。但是，在多个元件形成区上形成硅化物膜后，电流容易流入相邻的元件形成区之间。因此，在静电放电保护晶体管等需要使大电流急剧流过的元件中，采用硅化物结构时，存在电流集中于一点、引起热烧损的问题。于是，有人提出如下方案：将静电放电保护晶体管细分(Semiconductor moats)，在各静电放电保护晶体管之间形成高电阻，防止电流集中(例如，参阅美国专利4825280)。
下面，参照图10及图11，讲述现有技术中细分的静电放电保护晶体管。
图10是表示现有技术中具有硅化物膜的静电放电保护晶体管的平面图。图11是表示现有技术的静电放电保护晶体管的剖面图，(a)表示图10中的A4-A4线的剖面图形，(b)表示图10中的B4-B4线的剖面图形，(c)表示图10中的C4-C4线的剖面图形。
正如图10所示，在现有技术的静电放电保护晶体管中，晶体管121、晶体管122及晶体管123等多个晶体管，被共用配置着栅极电极。
晶体管121～123，如图11(a)所示，具有：在由硅构成的P型半导体基板101设置的沟道内埋入绝缘膜的STI结构地元件分离区102；P型半导体基板101的活性区上设置的由硅氧化膜构成的栅极绝缘膜103；在栅极绝缘膜103上设置，由被渗杂的多晶硅膜构成的栅电极104；在栅电极104上形成的栅极上硅化物膜105G。
而且具有：在半导体基板101的活性区中位于栅电极104的侧面下部区域中形成的N型低浓度扩散层106；在栅电极104的侧面上形成的绝缘性的侧壁衬片107；在半导体基板101的活性区中位于侧壁衬片107的侧面下部区域中形成的N型高浓度漏极区108D(108D1、108D2、108D3)及N型高浓度源极区108S(108S1、108S2、108S3)；在N型高浓度漏极区108D上形成的漏极上硅化物膜105D(105D1、105D2、105D3)；在N型高浓度上源极区108S形成的源极上硅化物膜105S(105S1、105S2、105S3)。
而且还具有：在半导体基板101上形成的层间绝缘膜109；贯通N型高浓度漏极区108D上的层间绝缘膜109，到达漏极上硅化物膜105D的漏极触点110D(110D1、110D2、110D3)；贯通N型高浓度源极区108S上的层间绝缘膜109，到达源极上硅化物膜105S的源极触点110S(110S1、110S2、110S3)；在层间绝缘膜109上形成的、连接漏极触点110D及源极触点110S的由Al或Al合金构成的金属布线111D、111S；在层间绝缘膜109及金属布线111D、111S上形成的层间绝缘膜112。
采用这种结构后，漏极上硅化物膜105D1、105D2、105D3及N型高浓度漏极区108D1、108D2、108D3和源极上硅化物膜105S1、105S2、105S3及N型高浓度源极区108S1、108S2、108S3，被元件分离区102相互隔离。所以，在整个静电放电保护晶体管中，可以防止出现局部性电流集中。
可是，在所述现有技术中，为了将各晶体管121～123细分(Semiconductor moats)，需要将各晶体管121～123内的扩散层互相绝缘分离的区域。所以，存在致使静电放电保护晶体管的总面积增加的问题。
【发明内容】
本发明的目的在于，在具有SALICIDE(自对准难熔金属硅化物形成)晶体管的集成电路中，既可以防止电流局部集中又不会出现面积的增大。
本发明的第1半导体装置，包括：具有活性区的半导体基板；在所述半导体基板中包围所述活性区的侧面的区域设置的元件分离区；在所述活性区上设置的栅极绝缘膜；在所述栅极绝缘膜上设置的栅电极；在所述活性区中位于所述栅电极的侧面的下部的区域设置的源极区及漏极区；在所述源极区上设置的源极上硅化物膜；在所述漏极区上设置的漏极上硅化物膜；在所述源极区上，通过所述源极上硅化物膜设置、向栅极宽方向并列的多个源极触点；在所述漏极区上通过所述漏极上硅化物膜设置、向栅极宽方向并列的多个漏极触点，所述漏极上硅化物膜，在位于所述多个漏极触点中的每一个之间的区域中至少一处被分离设置。
这样，由于漏极上硅化物膜分离的区域，成为高电阻，所以在相邻的漏极触点中，能够防止一方的漏极触点-源极触点间的电流，流入另一方的漏极触点-源极触点间。所以可以不引起面积增大地防止局部的电流集中。
所述漏极上硅化物膜，最好按照所述多个漏极触点中的每一个分离设置。这时，因为该每个元件分离设置漏极上硅化物膜，所以能够切实防止电流流入各元件之间。
所述源极区上硅化物膜，最好在所述源极区上的整个面上设置。
不过，毫无疑问，在位于所述多个源极触点中的每一个之间的区域中的至少一处，分离设置所述源极上硅化物膜时，可以更切实地防止电流集中。
作为分离漏极上硅化物膜的具体结构，有在被所述多个漏极触点中的每一个夹住的区域中的至少一个，在所述漏极区上设置保护膜的结构。
此外，所述栅电极，由多晶硅膜形成；在所述栅电极上，可以形成栅极上硅化物膜。
发明的第2半导体装置，包括：具有活性区的半导体基板；在所述半导体基板中包围所述活性区的侧面的区域设置的元件分离区；在所述活性区上设置的栅极绝缘膜；在所述栅极绝缘膜上设置的栅电极；在所述活性区中位于所述栅电极的侧面的下部的区域设置的源极区及漏极区；在所述源极区上设置的源极上硅化物膜；在所述漏极区上设置的漏极上硅化物膜；在所述源极区上，通过所述源极上硅化物膜设置、向栅极宽方向并列的多个源极触点；在所述漏极区上通过所述漏极上硅化物膜设置、向栅极宽方向并列的多个漏极触点，所述漏极上硅化物膜，在位于所述多个漏极触点中的每一个之间的区域中至少一处，成为栅极长方向的宽度比其他区域狭窄的硅化物膜。
这样，由于宽度狭窄的硅化物膜成为高电阻，所以能够防止电流流入不同的元件中的漏极触点-源极触点之间。所以，可以不引起面积增大地防止局部的电流集中。
所述宽度狭窄的硅化物膜，最好按照位于所述多个漏极触点中的每一个之间的区域设置。这时，因为给每个元件分离设置漏极上硅化物膜，所以能够切实防止电流流入各元件之间。
作为设置狭窄硅化物膜的具体结构，有在所述漏极区之上中，在位于所述多个漏极触点中的每一个之间的区域的至少一处之上设置伪栅极绝缘膜，和位于伪栅极绝缘膜之上的伪栅电极，在位于所述伪栅电极和所述栅电极之间的所述源极之上，设置所述狭窄硅化物膜的结构。这时，由于能够用比现有技术的那种元件分离区小的平面面积形成伪栅极绝缘膜及伪栅电极，所以能够防止半导体的面积增大。另外，由于栅电极和栅极电容相互分离设置，所以不增大栅极电容。
作为设置狭窄硅化物膜的其它具体结构，有在所述漏极区之上中，在位于所述多个漏极触点中的每一个之间的区域的至少一处之上设置保护膜，在位于所述保护膜和所述栅电极之间的所述漏极区上，设置所述狭窄硅化物膜的结构。这时，可以不分离相邻的元件的漏极区，使其上的漏极上硅化物膜成为高电阻。这样，因为能够确保作为活性区发挥作用的漏极区，所以能够防止半导体的面积增大。
此外，在形成所述狭窄硅化物膜的区域的栅极长方向中的所述漏极区的宽度，可以与形成所述漏极触点的区域的栅极长方向中的前述漏极区的宽度相同。
另外，在本发明的第2半导体装置中，所述源极上硅化物膜，也可以在位于所述多个源极触点中的每个之间的区域中的至少一处，成为栅极长方向的宽度比其它区域的宽度狭窄的源极侧狭窄硅化物膜。这样，可以更切实地防止电流集中。
作为设置源极侧狭窄硅化物膜的具体结构，有在所述源极之上中、在位于所述多个源极触点中的每个之间的区域中的至少一处设置伪栅极绝缘膜，和位于所述伪栅极绝缘膜之上的伪栅电极，在位于所述伪栅电极和所述栅电极之间的所述源极之上，设置所述源极侧狭窄硅化物膜的结构。
作为设置源极侧狭窄硅化物膜的其它具体结构，有在所述源极中、在位于所述多个源极触点中的每个之间的区域中的至少一处设置源极侧保护膜，在位于所述源极侧保护膜和所述栅电极之间的所述源极区上，设置所述源极侧狭窄硅化物膜的结构。
此外，形成所述源极侧狭窄硅化物膜的区域的栅极长方向中的所述源极区的宽度，还可以与形成所述源极触点的区域的栅极长方向中的前述源极区的宽度相同。
综上所述，采用本发明后，通过给每个漏极触点分离漏极上硅化物膜，从而可以提高沟道宽度方向的电阻，防止电流集中。这样，就能够提供对静电的承受能力极强的小面积半导体装置。
另外，通过将漏极触点之间的漏极上硅化物膜的栅极长方向的宽度变得狭窄，使硅化物膜高电阻化后，也能够防止电流集中。
此外，在这些结构中，使源极触点间的源极上硅化物膜高电阻化后，就能够更切实地防止电流集中。
【附图说明】
图1是表示本发明的第1实施方式涉及的静电放电保护晶体管的平面图。
图2是表示本发明的第1实施方式涉及的静电放电保护晶体管的剖面图，(a)是表示图1中A1-A1线的剖面的图形，(b)是表示图1中B1-B1线的剖面的图形，(c)是表示图1中C1-C1线的剖面的图形。
图3是表示本发明的第1实施方式涉及的静电放电保护晶体管的变形例的平面图。
图4是表示本发明的第2实施方式涉及的静电放电保护晶体管的平面图。
图5是表示本发明的第2实施方式涉及的静电放电保护晶体管的剖面图，(a)是表示图4中A2-A2线的剖面的图形，(b)是表示图4中B2-B2线的剖面的图形，(c)是表示图4中C2-C2线的剖面的图形。
图6是表示本发明的第2实施方式的变形例涉及的静电放电保护晶体管的平面图。
图7是表示本发明的第3实施方式涉及的静电放电保护晶体管的平面图。
图8是表示本发明的第3实施方式涉及的静电放电保护晶体管的剖面图，(a)是表示图7中A3-A3线的剖面的图形，(b)是表示图7中B3-B3线的剖面的图形，(c)是表示图7中C3-C3线的剖面的图形。
图9是表示本发明的第3实施方式涉及的静电放电保护晶体管的变形例的平面图。
图10是表示现有技术中具有硅化物膜的静电放电保护晶体管的平面图。
图11是表示现有技术的静电放电保护晶体管的剖面图，(a)表示图10中的A4-A4线的剖面图形，(b)表示图10中的B4-B4线的剖面图形，(c)表示图10中的C4-C4线的剖面图形。
【具体实施方式】
(第1实施方式)
现在参照图1及图2，详细讲述本发明的第1实施方式涉及的静电放电保护晶体管的结构。
图1是表示本发明的第1实施方式涉及的静电放电保护晶体管的平面图。图2是表示本发明的第1实施方式涉及的静电放电保护晶体管的剖面图，(a)是表示图1中A1-A1线的剖面的图形，(b)是表示图1中B1-B1线的剖面的图形，(c)是表示图1中C1-C1线的剖面的图形。
正如图1所示，在本实施方式的静电放电保护晶体管中，晶体管21、晶体管22及晶体管23等多个晶体管，共用配置着栅电极4。
晶体管21～23，如图2(a)所示，具有：在由硅构成的P型半导体基板1上形成的沟道内埋入绝缘膜的STI结构的元件分离区2；在P型硅基板中的活性区上设置的由硅氧化膜构成的栅极绝缘膜3；在栅极绝缘膜3上设置，由被渗杂的多晶硅膜构成的栅电极4；在栅电极4上设置的栅极上硅化物膜5G。
还具有：在半导体基板1的活性区中位于栅电极4的侧面下方的区域形成的N型低浓度扩散层6；在栅电极4的侧面上设置的绝缘性的侧壁衬片7；在半导体基板1的活性区中位于侧壁衬片7的侧面下方的区域设置的N型高浓度漏极区8D及N型高浓度源极区8S；在N型高浓度漏极区8D上设置的漏极上硅化物膜5D(5D1、5D2、5D3)；在N型高浓度源极区8S上设置的源极上硅化物膜5S。栅极上硅化物膜5G、漏极上硅化物膜5D及源极上硅化物膜5S，由钴硅化物膜构成，采用SALICIDE技术同时形成。
而且具有：在P型半导体基板1上设置的层间绝缘膜9；贯通N型高浓度漏极区8D上的层间绝缘膜9，到达漏极上硅化物膜5D的漏极触点10D(10D1、10D2、10D3)；贯通N型高浓度源极区8S上的层间绝缘膜9，到达源极上硅化物膜5S的源极触点10S(10S1、10S2、10S3)；在层间绝缘膜9上，与漏极触点10D及源极触点10S连接，由Al或Al合金构成的金属布线11D、11S；在层间绝缘膜9及金属布线11D、11S上设置的层间绝缘膜12。此外，也可以采用所谓“单大马士革工艺”、即在层间绝缘膜上形成接触孔及布线槽后，埋入CU膜形成金属布线11D、11S。
本实施方式的第1个特点，是如图2(b)、(c)所示，不在晶体管21～23各自的边界处设置元件分离区2。就是说，晶体管21～23的活性区，虽然受元件分离区2的作用，与其它区域分离，但互相不分离。
而且，第2个特点是如图1及图2(a)～(c)所示，在N型高浓度漏极区8D上，给各晶体管21～23的每一个设置用区域13D分离的漏极上硅化物膜5D1、5D2、5D3；在N型高浓度源极区8S上，全面设置源极上硅化物膜5S。
在本实施方式中，由于在N型高浓度漏极区8D上，给晶体管21～23的每一个设置漏极上硅化物膜5D1～5D3，所以相邻的漏极之间的区域13D，成为高电阻。因此，能够防止出现诸如流进漏极触点10D1-源极触点10S1之间的电流，流入漏极触点10D2-源极触点10S2之间这种电流流进相邻的晶体管间的现象。这样，由于不用元件分离区2分离各晶体管21～23，所以能够不伴随面积的增大而防止电流的局部集中。此外，之所以在各晶体管上只形成漏极上硅化物膜5D，而将源极上硅化物膜5S作为共用，是因为在n沟道型晶体管中，漏极区的电场高，电流容易集中的缘故。
下面，简单讲述制造本实施方式的半导体装置的方法。
首先，采用众所周知的技术，形成元件分离区2、栅极绝缘膜3、栅电极4栅极及N型低浓度扩散层6。然后，在基板上形成用于制造侧壁的厚度为50nm的氧化膜，再离子注入氟(As)或磷(P)等N型杂质，形成N型高浓度漏极区8D及N型高浓度源极区8S。
接着，使用光刻蚀术及干腐蚀技术，有选择地腐蚀氧化膜，在栅电极4的侧面上形成侧壁衬片7，同时还在N型高浓度漏极区8D上的局部区域(区域13D)中形成由氧化膜构成的保护膜(未图示)。该保护膜，在后面的工序中形成的相邻的漏极触点间的区域，向着栅极长方向在N型高浓度漏极区8D上横穿地形成。
再接着，在基板上全面形成钴膜后，进行旨在硅化物化的第1热处理，从而在栅电极4上形成栅极上硅化物膜5G，在N型高浓度漏极区8D上形成漏极上硅化物膜5D，在N型高浓度源极区8S上形成源极上硅化物膜5S。这时，由于在N型高浓度漏极区8D中的区域13D上形成的保护膜上，未形成钴硅化物膜，所以漏极上硅化物膜5D分离成3个漏极上硅化物膜5D1、5D2、5D3后形成。
接着，选择性地除去未反应的钴膜，然后进行第2热处理，使硅化物膜5G、5S、5D成为稳定的结构。然后除去保护膜。
再接着，在基板上形成层间绝缘膜9，再在层间绝缘膜9上形成多个接触孔，在各接触孔内埋入导电材料，从而形成漏极触点10D1、10D2、10D3及源极触点10S1、10S2、10S3。接着，在层间绝缘膜9上形成与漏极触点10D1、10D2、10D3及源极触点10S1、10S2、10S3连接的金属布线11D、11S层间绝缘膜12，然后形成层间绝缘膜12，就可以获得本实施方式的半导体装置。
此外，还可以不除去为了不在区域13D形成硅化物膜的保护膜，而将其原封不动地残留。这时，在图1及图2(b)、(c)的结构中，在N型高浓度漏极区8D上未形成的硅化物膜的区域13D中，就成为在N型高浓度漏极区8D和层间绝缘膜9之间，形成保护膜的状态。
(第1实施方式的变形例)
下面，参阅图3，讲述第1实施方式的变形例。图3是表示本发明的第1实施方式的变形例涉及的静电放电保护晶体管的平面图。在图3中，对与图1所示的第1实施方式的结构为相同的部位，赋予相同的符号。
在该变形例中，N型高浓度源极区8S上的源极上硅化物膜5S，被晶体管21～23的每一个分离成3个源极上硅化物膜5S1、5S2、5S3。除此之外的结构，均与图1所示的结构相同。
在该变形例中，源极上硅化物膜5S被区域13S分离，从而使相邻的源极触点10S1、10S2、10S3，在硅化物膜的作用下不电气性地连接。
采用这种结构后，在可以获得和第1实施方式相同的效果的基础上，由于源极上硅化物膜5S1～5S3被各个元件分离，所以能够更切实地防止局部性的电场集中。就是说，由于相邻的漏极之间的区域13D，和相邻的源极之间的区域13S成为高电阻，所以能够防止出现诸如流进漏极触点10D1-源极触点10S1之间的电流，流入漏极触点10D2-源极触点10S2之间这种电流流进相邻的晶体管间的现象。这样，由于不用元件分离区2分离各晶体管21～23，所以能够不伴随面积的增大而防止电流的局部集中。
(第2实施方式)
下面，参照图4及图5，详细讲述本发明的第2实施方式涉及的静电放电保护晶体管的结构。
图4是表示本发明的第2实施方式涉及的静电放电保护晶体管的平面图。图5是表示本发明的第2实施方式涉及的静电放电保护晶体管的剖面图，(a)是表示图4中A2-A2线的剖面的图形，(b)是表示图4中B2-B2线的剖面的图形，(c)是表示图4中C2-C2线的剖面的图形。
正如图4所示，在本实施方式的静电放电保护晶体管中，晶体管21、晶体管22及晶体管23等多个晶体管，共用配置着栅电极4。
晶体管21～23，如图5(a)所示，具有：在由硅构成的P型半导体基板1上形成的沟道内埋入绝缘膜的STI结构的元件分离区2；在P型硅基板中的活性区上设置的由硅氧化膜构成的栅极绝缘膜3；在栅极绝缘膜3上设置，由被渗杂的多晶硅膜构成的栅电极4；在栅电极4上设置的栅极上硅化物膜5G。
还具有：在半导体基板1的活性区中位于栅电极4的侧面下方的区域形成的N型低浓度扩散层6；在栅电极4的侧面上形成的绝缘性的侧壁衬片7；在半导体基板1的活性区中位于侧壁衬片7的侧面下方的区域设置的N型高浓度漏极区8D及N型高浓度源极区8S；在N型高浓度漏极区8D上设置的漏极上硅化物膜5D；在N型高浓度源极区8S上设置的源极上硅化物膜5S。栅极上硅化物膜5G、漏极上硅化物膜5D及源极上硅化物膜5S，由钴硅化物膜构成，采用SALICIDE技术同时形成。
而且具有：在P型半导体基板1上设置的层间绝缘膜9；贯通N型高浓度漏极区8D上的层间绝缘膜9，到达漏极上硅化物膜5D的漏极触点10D(10D1、10D2、10D3)；贯通N型高浓度源极区8S上的层间绝缘膜9，到达源极上硅化物膜5S的源极触点10S(10S1、10S2、10S3)；在层间绝缘膜9上，与漏极触点10D及源极触点10S连接，由Al或Al合金构成的金属布线11D、11S；在层间绝缘膜9及金属布线11D、11S上设置的层间绝缘膜12。此外，也可以采用所谓“单大马士革工艺”、即在层间绝缘膜上形成接触孔及布线槽后，埋入CU膜形成金属布线11D、11S。
本实施方式的特点，是如图4及图5(b)、(c)所示，在N型高浓度漏极区8D中位于各漏极触点10D1～10D3之间的区域上，设置伪栅极绝缘膜3X；位于伪栅极绝缘膜3X上，设置由被渗杂的多晶硅膜构成的伪栅电极4X，和位于伪栅电极4X上的伪栅极上硅化物膜5GX；位于伪栅电极4X的侧面上的伪侧壁衬片7X。伪栅极绝缘膜3X、伪栅电极4X、伪栅极上硅化物膜5GX及伪侧壁衬片7X，与对应的栅极绝缘膜3、栅电极4、栅极上硅化物膜5G及侧壁衬片7使用同一材料，同时形成。
另一方面，N型高浓度源极区8S之上，如图4、图5(a)及图5(b)所示，全面形成源极上硅化物膜5S，在N型高浓度源极区8S上形成的多个源极触点10S1、10S2、10S3之间，形成通过低电阻的源极上硅化物膜5S互相电连接的结构。
伪栅电极4X与栅电极4分离配置。设置伪栅电极4X后，在伪栅电极4X和栅电极4之间的漏极上硅化物膜5DX的宽度，比漏极上硅化物膜5D的其它区域狭窄。由于硅化物膜的宽度狭窄后，表面电阻就上升，所以该漏极上硅化物膜5DX就不能作为低电阻层发挥作用。例如，在形成钴硅化物膜时，漏极上硅化物膜5DX的栅极长方向的宽度成为0.1μm以下的细线宽度时，表面电阻值就要显著增加。
因此，漏极触点10D1和漏极触点10D2之间，以及漏极触点10D2和漏极触点10D3之间的区域，形成被高电阻的漏极上硅化物膜5DX连接的结构，所以能够防止诸如流进漏极触点10D1-源极触点10S1之间的电流流入漏极触点10D2-源极触点10S2之间等电流流进相邻的晶体管之间的现象。因而可以防止局部性的电流集中。此外，与《背景技术》中讲述的那种元件分离相比，本实施方式的这种伪栅电极4X，能够使用较小的平面面积形成，所以可以防止半导体装置的面积增大。另外，在本实施方式中，还具有下述优点：由于栅电极4和伪栅电极4X分离，所以不增大栅极电容。
此外，由于在栅电极4及伪栅电极4X的侧面上设置侧壁衬片7、7X，所以预先使栅电极4和伪栅电极4X的间隔成为大于侧壁衬片7、7X的宽度的2倍，从而能够在栅电极4和伪栅电极4X之间，形成硅化物膜。
下面，简单讲述制造本实施方式的半导体装置的方法。
首先，除去半导体基板1的一部分，用绝缘膜填埋，从而形成元件分离区2。然后，在半导体基板1的活性区上，形成栅极绝缘膜3及栅电极4，与此同时还在漏极形成区上形成伪栅极绝缘膜3X及伪栅电极4X。这时，伪栅极绝缘膜3X及伪栅电极4X在位于以后形成的各漏极触点10D1～10D3(见图4)的每一个之间的区域上，与栅电极4相离后形成。然后，将栅电极4及伪栅电极4X作为掩膜，进行N型杂质的离子注入，形成N型低浓度扩散层6。
接着，在基板上形成制造侧壁用的厚度为50nm氧化膜，然后干腐蚀氧化膜，在栅电极4及伪栅电极4X的侧面形成侧壁衬片7、7X。再以伪栅电极4X及侧壁衬片7、7X为掩膜，离子注入N型杂质，形成N型高浓度漏极区8D及N型高浓度源极区8S。
再接着，在基板上全面形成钴膜后，进行旨在硅化物化的第1热处理，从而在栅电极4上形成栅极上硅化物膜5G，在伪栅电极4X上形成伪栅极上硅化物膜5GX，在N型高浓度漏极区8D上形成漏极上硅化物膜5D，在N型高浓度源极区8S上形成源极上硅化物膜5S。
这时，在N型高浓度漏极区8D中位于伪栅电极4X和栅电极4的区域，形成栅极长方向的宽度比其它部分狭窄的、高电阻的漏极上硅化物膜5DX。接着，选择性地除去未反应的钴膜，然后进行第2热处理，使各硅化物膜5G、5GX、5S、5D成为稳定的结构。然后在基板上形成层间绝缘膜9，再在层间绝缘膜9上形成多个接触孔，在各接触孔内埋入导电材料，从而形成漏极触点10D1、10D2、10D3及源极触点10S1、10S2、10S3(见图4)。接着，在层间绝缘膜9上形成与漏极触点10D1、10D2、10D3及源极触点10S1、10S2、10S3连接的金属布线11D、11S层间绝缘膜12，然后形成层间绝缘膜12，就可以获得本实施方式的半导体装置。
(第2实施方式的变形例)
下面，参阅图6，讲述第2实施方式的变形例。图6是表示本发明的第2实施方式的变形例涉及的静电放电保护晶体管的平面图。在图6中，对与图4所示的第2实施方式的结构为相同的部位，赋予相同的符号。
在该变形例中，在N型高浓度源极区8S上，还设置着伪栅极绝缘膜(未图示)、伪栅电极(未图示)、伪栅极上硅化物膜5GX及伪侧壁衬片7X。就是说，在N型高浓度源极区8S上中位于各源极触点10S1～10S3之间的区域，形成伪栅极绝缘膜，和在伪栅极绝缘膜上形成的伪栅极上硅化物膜5GX；在伪栅电极的侧面上形成的伪侧壁衬片7X；在N型高浓度源极区8S上中位于伪栅电极4X和栅电极4之间的部分，形成栅极长方向的宽度比其它区域狭窄的源极上硅化物膜5SX。除此之外的结构，均与图4所示的结构相同。
采用这种结构后，在可以获得和第2实施方式相同的效果的基础上，由于在各晶体管21～23之间，设置宽度狭窄的高电阻的源极上硅化物膜5SX，所以能够更切实地防止局部性的电场集中。就是说，由于相邻的漏极之间的区域，和相邻的源极之间的区域成为高电阻，所以能够防止出现诸如流进漏极触点10D1-源极触点10S1之间的电流，流入漏极触点10D2-源极触点10S2之间这种电流流进相邻的晶体管间的现象。这样，由于不用元件分离区分离各晶体管21～23，所以能够不伴随面积的增大而防止电流的局部集中。
(第3实施方式)
下面，参照图7及图8，详细讲述本发明的第3实施方式涉及的静电放电保护晶体管的结构。
图7是表示本发明的第3实施方式涉及的静电放电保护晶体管的平面图。图8是表示本发明的第3实施方式涉及的静电放电保护晶体管的剖面图，(a)是表示图7中A3-A3线的剖面的图形，(b)是表示图7中B3-B3线的剖面的图形，(c)是表示图7中C3-C3线的剖面的图形。
正如图7所示，在本实施方式的静电放电保护晶体管中，晶体管21、晶体管22及晶体管23等多个晶体管，共用配置着栅电极4。
晶体管21～23，如图8(a)所示，具有：在由硅构成的P型半导体基板1上形成的沟道内埋入绝缘膜的STI结构的元件分离区2；在P型半导体基板1中的活性区上设置的由硅氧化膜构成的栅极绝缘膜3；在栅极绝缘膜3上设置，由被渗杂的多晶硅膜构成的栅电极4；在栅电极4上设置的栅极上硅化物膜5G。
还具有：在半导体基板1的活性区中位于栅电极4的侧面下方的区域形成的N型低浓度扩散层6；在栅电极4的侧面上形成的绝缘性的侧壁衬片7；在半导体基板1的活性区中位于侧壁衬片7的侧面下方的区域设置的N型高浓度漏极区14D及N型高浓度源极区14S；在N型高浓度漏极区14D上设置的漏极上硅化物膜5D；在N型高浓度源极区14S上设置的源极上硅化物膜5S。栅极上硅化物膜5G、漏极上硅化物膜5D及源极上硅化物膜5S，由钴硅化物膜构成，采用SALICIDE技术同时形成。
而且具有：在P型半导体基板1上设置的层间绝缘膜9；贯通N型高浓度漏极区14D上的层间绝缘膜9，到达漏极上硅化物膜5D的漏极触点10D(10D1、10D2、10D3)；贯通N型高浓度源极区14S上的层间绝缘膜9，到达源极上硅化物膜5S的源极触点10S(10S1、10S2、10S3)；在层间绝缘膜9上，与漏极触点10D及源极触点10S连接，由Al或Al合金构成的金属布线11D、11S；在层间绝缘膜9及金属布线11D、11S上设置的层间绝缘膜12。此外，也可以采用所谓“单大马士革工艺”、即在层间绝缘膜上形成接触孔及布线槽后，埋入CU膜形成金属布线11D、11S。
本实施方式的第1个特点，是如图8(b)、(c)所示，不在晶体管21～23各自的边界处设置元件分离区2。就是说，晶体管21～23的活性区，虽然受元件分离区2的作用，与其它区域分离，但互相不分离。
而且，第2个特点是如图7及图8(b)所示，在位于N型高浓度漏极区14D中各漏极触点10D1～10D3的每一个之间的区域的一部分设置没有形成硅化物膜的区域13D，在N型高浓度源极区14S上，全面设置源极上硅化物膜5S。
在本实施方式中，位于漏极上硅化物膜5D中各漏极触点10D1～10D3之间的漏极上硅化物膜5DX，与其它区域相比，栅极长方向狭窄。由于硅化物膜的宽度狭窄后，表面电阻值就上升，所以该漏极上硅化物膜5DX就不能作为低电阻层发挥作用。因此，在漏极触点10D1和漏极触点10D2之间，以及在漏极触点10D2和漏极触点10D3之间，形成与高电阻的漏极上硅化物膜5DX连接的结构，所以就能够防止诸如流进漏极触点10D1-源极触点10S1之间的电流流入漏极触点10D2-源极触点10S2之间这种电流流进相邻的晶体管之间的现象。这样，由于不用元件分离区2分离晶体管21～23的每一个，所以可以不带来面积增大地防止局部的电流集中。此外，之所以只在N型高浓度漏极区14D中形成硅化物膜的宽度狭窄的漏极上硅化物膜5DX，在N型高浓度源极区14S上，全面形成源极上硅化物膜5S，是因为在N沟道型晶体管中，漏极区的电场比源极区高，电流容易集中的缘故。
下面，简单讲述制造本实施方式的半导体装置的方法。
首先，采用众所周知的技术，形成元件分离区2、栅极绝缘膜3、栅电极4及N型低浓度扩散层6。然后，在基板上形成用于制造侧壁的厚度为50nm的氧化膜，再离子注入氟(As)或磷(P)等N型杂质，形成N型高浓度漏极区14D及N型高浓度源极区14S。
接着，使用光刻蚀术及干腐蚀技术，有选择地腐蚀氧化膜，在栅电极4的侧面上形成侧壁衬片7，同时还在N型高浓度漏极区14D上的局部区域(区域13D)中形成由氧化膜构成的保护膜(未图示)。在本实施方式中，在拉开与在栅电极4的侧面上形成的侧壁衬片7的距离地形成保护膜。
再接着，在基板上全面形成钴膜后，进行旨在硅化物化的第1热处理，从而在栅电极4上形成栅极上硅化物膜5G，在N型高浓度漏极区14D上形成漏极上硅化物膜5D，在N型高浓度源极区14S上形成源极上硅化物膜5S。这时，由于在区域13D上形成的保护膜上，未形成钴硅化物膜，所以在N型高浓度漏极区14D中位于区域13D和栅电极4之间的区域，栅极长方向的宽度比其它部分狭窄的、高电阻的漏极上硅化物膜5DX。
接着，选择性地除去未反应的钴膜，然后进行第2热处理，使硅化物膜5G、5S、5D成为稳定的结构。然后除去保护膜。
再接着，在基板上形成层间绝缘膜9，再在层间绝缘膜9上形成多个接触孔，在各接触孔内埋入导电材料，从而形成漏极触点10D1、10D2、10D3及源极触点10S1、10S2、10S3。接着，在层间绝缘膜9上形成与漏极触点10D1、10D2、10D3及源极触点10S1、10S2、10S3连接的金属布线11D、11S层间绝缘膜12，然后形成层间绝缘膜12，就可以获得本实施方式的半导体装置。
此外，还可以不除去为了不在区域13D形成硅化物膜的保护膜，而将其原封不动地残留。这时，在图7及图8(b)、(c)的结构中，在N型高浓度漏极区14D上未形成的硅化物膜的区域13D中，就成为在N型高浓度漏极区14D和层间绝缘膜9之间，形成保护膜的状态。
(第3实施方式的变形例)
下面，参阅图9，讲述第3实施方式的变形例。图9是表示本发明的第3实施方式的变形例涉及的静电放电保护晶体管的平面图。在图9中，对与图7所示的第3实施方式的结构为相同的部位，赋予相同的符号。
在该变形例中，在N型高浓度源极区14S中位于各源极触点10S1～10S3之间的区域的一部分，设置未形成硅化物膜的区域13S；在位于N型高浓度源极区14S上中未形成硅化物膜的区域13S和栅电极4的侧面上形成的侧壁衬片7之间的部分，形成栅极长方向的宽度比其它区域狭窄的源极上硅化物膜5SX。除此之外的结构，均与图7所示的结构相同。
采用这种结构后，在可以获得和第3实施方式相同的效果的基础上，由于在各晶体管21～23之间，设置宽度狭窄的高电阻的源极上硅化物膜5SX，所以能够更切实地防止局部性的电场集中。就是说，由于相邻的漏极之间的区域，和相邻的源极之间的区域成为高电阻，所以能够防止出现诸如流进漏极触点10D1-源极触点10S1之间的电流，流入漏极触点10D2-源极触点10S2之间这种电流流进相邻的晶体管间的现象。这样，由于不用元件分离区分离各晶体管21～23，所以能够不伴随面积的增大而防止电流的局部集中。
此外，在以上的实施方式及变形例中，讲述了n沟道型晶体管，但本发明也能应用于p沟道型晶体管。这时，也能够不带来面积增大地防止局部的电流集中。
本发明的半导体装置，能够在不增大面积的情况下使大电流流过，因此在使用静电放电保护晶体管的产业中，利用的可能性极高。