带有不同硅厚度的绝缘膜上硅装置.pdf

一种制造半导体装置的方法是包括在一绝缘层(12)上方加上一硅层(14)，且部分去除该硅层(14)的第一部分。该硅层(14)包括第一部分与第二部分，且第二部分的厚度大于第一部分的厚度。开始的时候，该硅层(14)的第一与第二部分的厚度有可能有相同的厚度。也揭示一种半导体装置。

1.  一种制造半导体装置的方法，其包括以下的步骤：
在一绝缘层12上方加上一硅层14，该硅层14包括一第一部份与一第二部份；
部份去除该硅层14的第一部份，其中第二部份的厚度大于第一部份的厚度。

2.  根据权利要求1所述的方法，其中该硅层14的第一部份与第二部份最初具有相同的厚度。

3.  根据权利要求1所述的方法，其中部份去除该硅层14的第一部份的步骤包括蚀刻该第一部份。

4.  根据权利要求3所述的方法，其中部份去除该硅层14的第一部份的步骤包括在该硅层14上方沉积一抗蚀层22且曝光及显影该抗蚀层22以暴露该硅层14的第一部份。

5.  根据权利要求1所述的方法，其中部份去除该硅层14的第一部份的步骤包括氧化该硅层14的第一部份且去除氧化的硅。
6根据权利要求5所述的方法，其中部份去除该硅层14的第一部份的步骤包括在该硅层14上方沉积一屏蔽层20与一抗蚀层22且曝光及显影该抗蚀层22以暴露该硅层14的第一部份上方的屏蔽层20的一部份且去除在该硅层14的第一部份上方的屏蔽层20。
7一种半导体装置，其包括：
一绝缘层12；
一在该绝缘层12上方的硅层14，该硅层14包括一第一部份
一第二部份；
其中第二部份的厚度是大于第一部份的厚度。

8.  根据权利要求7所述的半导体装置，其中一第一晶体管是形成于第一部份内且一第二晶体管是形成于第二部份内。

9.  根据权利要求8的半导体装置，其中所述第一晶体管包含具有第一掺杂物的源极/漏极区40a，42a以及具有第二掺杂物的源极/漏极区40b，42b，并且第二掺杂物在硅内的扩散是数大于该第一掺杂物在硅内的扩散是数。

10.  根据权利要求8的半导体装置，其中所述第一晶体管包含具有第一掺杂物的源极/漏极区40a，42a以及具有第二掺杂物的源极/漏极区40b，42b，并且第二掺杂物在硅内的扩散是数大于该第一掺杂物在硅内的扩散是数。

带有不同硅厚度的绝缘膜上硅装置
技术领域
本发明关于半导体装置的制造，且更特别的是，关于形成具有改良特性的绝缘膜上硅(silicon on insulator，SOI)装置。
背景技术
过去几十年以来，半导体产业借着利用半导体技术制造小型高度整合电子装置而经历一场革命，且目前使用最普遍的半导体技术为硅晶基础的技术。已制造出大量多样的半导体装置在数众多的领域中有不同的应用。有一种硅晶基础半导体装置为金属-氧化物-半导体(MOS)晶体管。MOS晶体管是最先进电子电路的基础材料的一。重要的是，随着MOS晶体管效能上的增加以及制造成本上的减少，该等电子电路使改良效能及较低成本成为事实。
典型的MOS装置包括布上栅极电极的块材半导体基板(bulksemiconductor substrate)。该栅极电极，其作用为导体，接收输入讯号以控制装置的运算。源极与漏极区通常是在邻近栅极电极的基板区中形成，是藉由掺入有想要的导电率的掺杂物于该等区域。被掺入的区域的导电率取决于用来掺入该区的杂质类型。典型的MOS装置是对称的，其中的源极与漏极可以互换。一区域是否作用为源极或漏极通常取决于各自的施加电压以及制成装置的类型。集合术语“源极/漏极区”在此是用来一般性的描述用来形成源极或漏极的作用区。
可在绝缘基板上，或者是在半导体基板内形成的绝缘层上方，形成半导体层，当作在块材半导体基板上形成MOS装置的替代方案。此技术被称作绝缘膜上硅(SOI)技术。对于高性能集成电路的制造，绝缘膜上硅材料的潜在优点超过块材材料。例如，寄生电容量(parasiticcapacitance)的介电隔离与减少可改善电路效能。与块材电路比较，SOI更能抗辐射。例如，蓝宝石上硅(SOS)技术已成功地使用了多年于制造用于军事应用的辐射硬化(radiation-hardened)的互补MOS(CMOS)电路。如果制成装置而无本体接触(其中装置的本体区为“浮动的”)，也可大幅简化SOI内的电路布置以及大幅增加封装密度。
许多SOI装置的缺点为缺少块材硅或本体接触于MOS晶体管。如果沟道/本体区任其“浮动”，各式的迟滞效应有可能阻止适当的电路运算。这些效应包括所谓的“扭曲”效应以及寄生横向双极作用(parasitic lateral bipolar action)。部份空乏装置使得本体内的最大空乏宽度小于半导体硅层的厚度，且导致准中性区(quasi-neutral region)结果有浮动电位。这些浮动本体效应可能造成SOI装置内有不必要性能。
使用SOI结构的MOS装置通常落在用来形成源极、漏极、以及沟道区的掺杂物类型所决定的两组中的一。这两组经常被称作n-沟道与p-沟道装置。识别沟道的类型是基于在横向电场下形成的沟道的导电率类型。在n-沟道MOS(NMOS)装置中，例如，横向电场下沟道的导电率为与n-型杂质(例如砷或磷)有关的导电率类型。反过来说，横向电场下p-沟道MOS(PMOS)装置的沟道与p-型杂质有关(例如硼)。
制造NMOS与PMOS SOI晶体管时要考虑的一项是维持适当的沟道长度。例如，若是在活化期间将源极/漏极区暴露于极高温度且/或极长时间，沟道长度可以被缩短。这会造成掺杂物的过度横向扩散，使得沟道长度变短。NMOS与PMOS晶体管在单一芯片上形成且因而在掺杂物活化期间暴露于相同的温度/时间分布。不过，由于NMOS与PMOS晶体管是用不同的掺杂物形成的，掺杂物很可能有不同的扩散特性，NMOS与PMOS晶体管中至少一个的温度/时间分布将无法被最佳化。
于SOI结构上形成晶体管时，另一个要考虑的是形成完全空乏晶体管及部份空乏晶体管两者。完全空乏晶体管中，源极/漏极区一路延伸通过硅层至绝缘膜，且在部份空乏晶体管中，源极/漏极区延伸部份通过硅层。完全空乏晶体管与部份空乏晶体管之间的差异的一是得到驱动或贯穿完全空乏晶体管的电流上的定限电压小于部份空乏晶体管的定限电压。因此，需要一种改善方法，用于在SOI结构上形成装置，能改善性能、最小化浮动本体效应、以及能将形成于SOI结构上的各个晶体管分别最佳化。
发明内容
满足此一与其它需要的本发明的具体实施例提供了一种制造半导体装置的方法，可改善性能、最小化本体效应、以及能将形成于SOI结构上的各个晶体管分别最佳化。该方法包括在一绝缘层上方加上一硅半导体层，以及部份去除该硅层的第一部份。该硅层包括第一部份与第二部份，以及第二部份地厚度大于第一部份的厚度。开始的时候，该硅层的第一部份与第二部份有可能有相同的厚度。
本发明的另一方面中，该硅层的第一部份用蚀刻予以部份去除。该硅层的第一部份的部份去除也可包括在硅层上方沉积一抗蚀层且曝光及显影该抗蚀层以暴露该硅层的第一部份。第一部份的厚度决定于蚀刻第一部份的预定时间长度。
本发明的另一方面中，该硅层的第一部份用氧化该硅层的第一部份予以部份去除且将氧化的硅去除。该硅层的第一部份的部份去除也可包括在硅层上沉积一屏蔽层与一抗蚀层且曝光及显影该抗蚀层以暴露该硅层的第一部份上方的一部份的屏蔽层且去除该硅层的第一部份上方的屏蔽层。第一部份部份去除之后，随后可去除该屏蔽层。
在该硅层的第一部份被部份去除之前或之后，可形成数个隔离特性。还有，可在第一部份内形成第一晶体管，且在第二部份内形成第二晶体管。该第一晶体管有可能为一完全空乏晶体管，以及第二晶体管有可能为一部份空乏晶体管。还有，该第一晶体管可包括以第一掺杂物形成的源极/漏极区，且第二晶体管可包括以第二掺杂物形成的源极/漏极区，且第二掺杂物在硅内的扩散是数大于第一掺杂物在硅内的扩散是数。
在本发明的另一具体实施例中，提供一种半导体装置。该半导体装置包括一绝缘层以及一在该绝缘层上方的硅半导体层。该硅层包括第一部份与第二部份，且第二部份的厚度大于第一部份的厚度。
以下的详细说明将使熟谙此艺者更加明了本发明额外的优点，其中经由可实现本发明的最佳模式的图解说明，只显示及描述本发明的较佳具体实施例。本发明可以有其它及不同的具体实施例，且其多个细节在各样明显的方面中能修改，而不会脱离本发明。因此，附图及说明本质上是图解说明性的，且是没有限制性的。
附图说明
依照附图作成参考，其中相同的装置符号表示相同的零件，以及其中：
第1A-1D图是示意性图解本发明的一具体实施例的SOI制造方法的顺序阶段。
第2A-2D图是示意性图解本发明的另一具体实施例的SOI制造方法的顺序阶段。
第3图是示意性图解具有带有厚度不同的硅层的不同部份的SOI半导体装置。
第4图是第3图的半导体装置在有不同厚度的硅层上形成特性后的图解说明。
第5图示意性图解一SOI半导体装置，其中的绝缘区被去除。
具体实施方式
本发明可改善性能、降低本体效应、以及能将形成于SOI结构上的各个晶体管分别最佳化。实现此目标是部份地藉由提供有不同部份，每一部份一有SOI结构的硅半导体层，且硅层的一部份的厚度与硅层的另一部份不同的半导体装置。这样，可最佳化硅层的每一部份的厚度的决定因素为，例如在SOI结构上形成的晶体管是否为部份或完全空乏以及用来形成晶体管的掺杂物的扩散特性。
本发明诸具体实施例图解于第1图至第5图。第1A与2A图是图解一现有SOI结构。该SOI结构包括在一绝缘层12上方的一硅半导体层14。随后该SOI结构被定位在一基板10的上方。本发明不受限于形成SOI结构的方式。例如，形成SOI结构的一方法涉及植布高剂量的氧于基板10内。然后该基板10进行退火处理，形成一硅氧化绝缘层12以及该绝缘层12上的硅层14。形成SOI结构的另一方法包括一种称作晶片键结(wafer bonding)的技术，其中是将SOI结构键结于基板10上。可用任何适合与SOI结构一起使用的材料形成该基板10，例如，金属基板已被考虑。不过，在一方面中，由硅来形成基板10。
可用任何适合与SOI结构一起使用的材料形成该绝缘层12。例如，蓝宝石与Si₃N₄与SOI结构一起使用为可接收的现有材料。不过，在某些方面中，该绝缘层12是由SiO₂形成的。尽管不受限此一方式，该绝缘层12有可能有约100至500奈米的厚度。
在绝缘层12上形成该硅层14，且该硅层14不受限为一特定的厚度。不过，于本发明的目前方面中，可针对形成于晶片上的特定个别装置最佳化硅层14的厚度。以此方式，可提供一半导体装置有不同的部份，每一部份有厚度不同于其它部份的硅层。本发明也不受限于修改每一部份的硅层14厚度的方式。修改硅层14厚度的两个示范性方法是分别图标于第1A-D图与第2A-D图。
第1B图中，在该硅层14层上形成一光阻层22，且在第1C图中，利用一光刻系统(例如，步进及重复光学投影系统)选择性照射该光阻层22，其中由水银蒸气灯投射紫外光通过第一光罩与聚焦镜片得到第一影像图样。然后显影该光阻层22，且去除该光阻层22的已被照射部份以提供该光阻层22内的开口。该等开口暴露硅层14的部份，从而界定有修改过的厚度的硅层14的部份。然后施加蚀刻(通常为各向异性的，但不受限于此一方式)以去除该硅层14的暴露部份的某些厚度。
第1D图中，去除其余的光阻层22，且提供一有带有各自不同厚度的一硅层的不同部份的半导体装置先驱物。一旦去除该光阻层22，如第3图所示，可在该硅层14内加上数个隔离特性18。不过，本发明不受限于形成隔离特性18的方式。例如，可用湿技术蚀刻机等向蚀刻或干蚀刻技术的蚀刻机作各向异性蚀刻以形成浅隔离沟槽。之后在沟槽内沉积一氧化层。可形成场氧化层(field oxide)以替代浅隔离沟槽。场氧化层通常是经由热氧化，温度约850至1050℃，在氧蒸气中形成。已打样的抗氧化的屏蔽可用来防止非隔离装置区的氧化。形成场氧化层之后，使用现有技术去除该屏蔽，例如热磷酸于氮化硅屏蔽或缓冲过的氟氢酸于垫氧化物屏蔽(pad oxide mask)。
另外，如第2A图至第2D图所示，在该硅层的某些部份的厚度被修改之前，可形成该等隔离特性18。此外，也如第2A图至第2D图所示，可在硅层14上方形成一硬屏蔽层以辅助硅层14的蚀刻。如第2B图所示，可在硅层14内形成该等隔离特性18，且如上述，本发明不受限于形成隔离特性18的方式。
第2C图中，在硅层14上方形成一屏蔽层20，且本发明不受限于特定的屏蔽层20。例如，可由抗反射薄膜形成该屏蔽层20，在细线打样(fine line patterning)期间用它是其优点的。在目前的方面中，该屏蔽层20是由氮化硅形成的。
该屏蔽层20形成之后，立即在该屏蔽层20的上方形成一光阻层22。第2D图中，利用一光刻系统(例如，步进及重复光学投影系统)选择性照射该光阻层22，其中由水银蒸气灯投射紫外光通过第一光罩与聚焦镜片得到第一影像图样。然后显影该光阻层22，且去除该光阻层22的已被照射部份以提供该光阻层22的开口。该等开口暴露屏蔽层20的部份。然后去除在光阻层22开口下方的已曝光屏蔽层20的部份，以暴露要予以修改的硅层14的部份。
在屏蔽层20的部份被去除之后，部份去除该硅层14的暴露部份，且本发明不受限于部份去除硅层14的暴露部份的方式。例如，可使用蚀刻(例如，各向异性蚀刻)部份去除硅层14的暴露部份。该硅层14的暴露部份要被去除的数量可决定于例如硅层14的暴露部份被蚀刻的给定时间，因为给定蚀刻剂的硅去除率是已知。部份去除硅层14的暴露部份的另一实施例涉及氧化硅层14的暴露部份以形成氧化的硅。然后可去除氧化的硅，只留下该硅层14。使用此一处理的优点为可严密控制形成氧化的硅的硅消耗量，使得可精确控制硅层14的暴露部份的部份去除。
如第3图所示，在使用熟谙此艺者所现有的技术去除其余的屏蔽层与光阻层22之后，提供了一种有不同部份的半导体装置，每一部份有一硅层，其厚度不同于其它部份的。一旦该硅层14的某些部份的厚度已被修改，可在该硅层内形成特性，例如晶体管，尽管本发明不受限于此方式，如第4图所示。
例如，该等特性可包括一栅极介电层16与一在该栅极介电层16上方的栅极电极24。可在栅极电极24的侧壁26、28上形成侧壁间隔层(Sidewall spacer)36、38，且可在侧壁间隔层36、38下方该硅层14内形成源极/漏极延伸区30、32。此外，可在该硅层14内形成数个源极/漏极区40、42。如图标，在该半导体装置的第一部份内的源极/漏极区40a、42a的深度可不同于在该半导体装置的第二部份内的源极/漏极区40b、42b的深度。
第5图中，可去除该等隔离特性18，且本发明不受限于去除隔离特性18的方式。例如可使用对形成隔离特性18的材料有高度选择性的蚀刻剂。藉由去除隔离特性18，可松弛在诸等隔离特性18之间的硅层14。在形成该等隔离特性18期间，加应力于硅层14，且加应力于硅层14有可能使晶体管性能降级。此外，应注意硅层14松弛的去除，例如藉由去除邻近硅层14之间的隔离特性，不限定有不同深度的部份的半导体装置。例如，有单一深度硅层14的半导体装置仍会出现硅层14的松弛。
藉由提供有不同部份的半导体装置，每一部份有厚度不同于其它部份的硅层，可最佳化NMOS与PMOS晶体管的形成。例如，可在厚度较大的硅层的一部份上形成有在硅内有较大扩散速率的掺杂物(例如，硼)的晶体管，且可在厚度较小的硅层的一部份上形成有在硅内有较小扩散速率的掺杂物(例如，砷)的晶体管。因此，NMOS与PMOS晶体管两者均可出现最佳的温度/时间分布。
提供有不同部份且每一部份有厚度不同于其它部份的硅层的半导体装置的另一优点为可轻易形成完全与部份空乏晶体管。例如，可在厚度较大硅层的部份上形成部份空乏晶体管，且可在厚度较小硅层的部份上形成完全空乏晶体管。因此，即使源极/漏极区向下延伸为相同的深度，仍可形成部份与完全空乏晶体管两者。此外，藉由消除源极/漏极区与绝缘层之间的中性区使所有晶体管完全空乏，可最小化浮动本体效应。
可用现有材料、方法论、以及设备实施本发明。因此，在此不再细述此类材料、设备、以及方法论的细节。在先前的说明中，提及的许多特定细节，例如特定的材料、结构、化学品、制程、等等，都是为要使本发明能被通盘了解。然而，应了解可实施本发明而不必诉诸特定的细节。其它的实例中，现有处理结构未加以细述，以免不必要地混淆本发明。
在本申请书中，只图标及描述本发明的较佳具体实施例以及其多样用途与功能中的少数实施例。应了解可在不同的组合及环境中使用本发明且在本发明概念的范畴内，本发明可变更及修改。