分离栅极型非易失性存储器的制造方法.pdf

一种分离栅极型非易失性存储器的制造方法，其中生成控制栅极通过自对准工艺实现。该方法包括：在衬底上生成栅绝缘膜和导电层；在导电层上生成掩模图案使导电层露出；选择氧化露出导电层生成栅间氧化膜；除掉栅间氧化膜间的掩模图案来限定第二开口；在第二开口内壁上生成隔层；掩模图案、隔层和栅间氧化膜作为刻蚀掩模刻蚀导电层，使栅绝缘膜露出限定第三开口；离子注入掺杂剂至第三开口中生成源区；填充第三开口生成绝缘膜塞；除掉掩模图案和隔层使绝缘膜塞侧面露出；栅间氧化膜作为刻蚀掩模干刻蚀导电层的露出表面，露出栅绝缘膜生成一对浮置栅；在浮置栅侧壁上生成隧道绝缘膜；应用自对准法在绝缘膜塞壁上生成隔层控制栅；和生成漏区。

1.  一种分离栅极型半导体存储器的制造方法，包括：
在一半导体衬底上生成一栅极绝缘膜和一导电层；
在所述导电层上生成掩模图案，其限定使所述导电层露出的至少一对第一开口；
通过选择性热氧化经由所述掩模图案露出的所述导电层来生成栅极间氧化膜；
通过除掉位于所述栅极间氧化膜之间的所述掩模图案部分来限定第二开口；
在所述第二开口的内壁上生成隔层；
将所述掩模图案、所述隔层和所述栅极间氧化膜作为刻蚀掩模，对所述导电层实施刻蚀，使所述栅极绝缘膜露出，从而限定第三开口；
通过离子注入掺杂剂至所述第三开口中来生成源极区；
通过填充所述第三开口来生成一绝缘膜塞；
通过除掉所述掩模图案和所述隔层，使所述绝缘膜塞的侧面露出；
将所述栅极间氧化膜作为刻蚀掩模，对所述导电层的露出表面部分进行干法刻蚀，露出所述栅极绝缘膜，从而生成一对浮置栅极；
在所述浮置栅极的侧壁上生成隧道绝缘膜；
应用自对准方法在所述绝缘膜塞的壁上生成隔层型控制栅极；和
在与所述控制栅极的外部区域相邻的所述半导体衬底中生成漏极区。

2.  权利要求1所述的方法，其中所述导电层和所述控制栅极由掺杂多晶硅制成。

3.  权利要求1所述的方法，其中所述掩模图案由氮化硅膜制成。

4.  权利要求3所述的方法，其中所述氮化硅膜的厚度范围大约在2,000～5,000之间。

5.  权利要求1所述的方法，其中所述栅极间氧化膜的厚度范围大约在500～2,000之间。

6.  权利要求1所述的方法，其中所述第二开口的限定包括：
在所述掩模图案和所述栅极间氧化膜上生成一保形盖氧化膜；
通过除掉设置在所述栅极间氧化膜之间的盖氧化膜部分，使部分的所述掩模图案露出；
将剩余的所述盖氧化膜作为刻蚀掩模，除掉露出的掩模图案；以及
除掉剩余的所述盖氧化膜。

7.  权利要求6所述的方法，其中所述掩模图案由一氮化硅膜制成，和一磷酸剥离被用于除掉所述掩模图案。

8.  权利要求1所述的方法，其中所述隔层和所述掩模图案由相同材料制成。

9.  权利要求1所述的方法，其中所述掩模图案和所述隔层由氮化硅制成，和一磷酸剥离被用于除掉所述掩模图案及所述隔层。

10.  权利要求1所述的方法，其中所述源极区的生成包括：
将掺杂剂注入所述第三开口中；和
通过热处理方法推进已注入的掺杂剂，和
在进行热处理时，用一热氧化膜将所述第三开口中的所述导电层的侧壁密封。

11.  权利要求1所述的方法，其中所述绝缘膜塞的生成包括：
生成一间隙填充氧化膜以完全填充所述第三开口；和
应用化学机械抛光工艺来整平所述间隙填充氧化膜，直至所述掩模图案的表面被露出。

12.  权利要求1所述的方法，其中所述隧道绝缘膜的生成包括：
使具有浮置栅极的所得产物被热氧化；
在所述浮置栅极上沉积一氧化膜；和
执行热处理以使所述氧化膜硬化。

13.  权利要求1所述的方法，还包括：
生成一层间绝缘膜；
生成金属塞，其通过所述层间绝缘膜与所述漏极区相连；和
生成一金属布线图案，其与位于所述层间绝缘膜上的所述金属塞相连。

14.  一种分离栅极型存储器的制造方法，包括：
在半导体衬底上生成一导电层；
在所述导电层上生成掩模图案，以限定至少一对第一开口以露出所述导电层；
通过选择性热氧化已通过所述掩模图案露出的所述导电层，生成一栅极间氧化膜；
在所述掩模图案和所述栅极间氧化膜上生成一保形盖氧化膜；
通过除掉位于所述栅极间氧化膜之间的盖氧化膜部分，使一部分掩模图案露出；
通过利用剩余盖氧化膜作为刻蚀掩模来除掉已露出的掩模图案，从而限定一第二开口；
除掉所述剩余盖氧化膜；
通过利用剩余掩模图案和所述栅极间氧化膜作为刻蚀掩模来刻蚀所述导电层，从而限定一第三开口；
通过填充所述第三开口来生成一绝缘膜塞，以避免与所述掩模图案的台阶；
通过除掉所述掩模图案和所述隔层，使所述绝缘膜塞的侧面露出；
通过利用所述栅极间氧化膜作为刻蚀掩模来刻蚀所述导电层，生成一对浮置栅极；
在所述浮置栅极的侧壁上生成一隧道绝缘膜；以及
在所述绝缘膜塞的壁上应用自对准方法生成隔层型控制栅极。

15.  权利要求14所述的方法，其中所述掩模图案由氮化硅组成，应用磷酸剥离将所述掩模图案除掉。

16.  权利要求14所述的方法，其中绝缘膜塞的生成包括：
生成一间隙填充氧化膜以完全填充所述第三开口；和
应用化学机械抛光方法来整平所述间隙填充氧化膜，直至所述掩模图案的表面露出。

17.  权利要求14所述的方法，其中隧道绝缘膜的生成包括：
使具有所述浮置栅极的所得产物被热氧化；
在所述浮置栅极上沉积一氧化膜；以及
执行热处理以使所述氧化膜硬化。

18.  一种方法，包括：
在一浮置栅极上沉积一导电层；和
对所述导电层实施干法刻蚀，仅在所述浮置栅极的一部分上生成一控制栅极。

19.  权利要求18所述的方法，其中所述浮置栅极和所述控制栅极是分离栅极晶体管的组成部分。

20.  权利要求19所述的方法，其中所述分离栅极晶体管是非易失性存储器的组成部分。

分离栅极型非易失性存储器的制造方法
技术领域
本发明的实施例涉及一种分离栅极型非易失性存储器的制造方法，其中控制栅极应用自对准方法生成。
本发明要求于2003年11月4日在韩国知识产权局提交的韩国专利申请第03-77765号的优先权，本文参考引用其公开的全部内容。
背景技术
非易失性存储器在各个领域的应用越来越广泛(如，移动通信及存储卡技术)。在非易失性存储器中，在通电时可擦除和记录数据，在断电时可保持原数据状态不变。非易失性存储器中包括的晶体管可以是一堆叠的栅极晶体管，其包括一个浮置栅极、一层绝缘膜、和一个控制栅极(它们被顺序堆叠)，或者可以是一个分离栅极晶体管(包括一个分离栅极结构)。
图1是一个具有分离栅极晶体管的非易失性存储器的剖面图。图1所示的分离栅极型存储器包括一个源极区15(生成于衬底10上的预定区域)和一对浮置栅极20(生成于衬底10上源极区15两端的附近)。浮置栅极20的上表面覆有栅极间氧化膜25。浮置栅极20的侧壁(相对于源极区15的一侧)覆有控制栅极30。控制栅极30在一个方向上覆盖栅极间氧化膜25的上表面，在另一个方向上覆盖衬底10在浮置栅极20的源极区15的相对侧上的部分。漏极区35形成于衬底10上与控制栅极30相邻。漏极区35与控制栅极30部分交迭。栅极绝缘膜40形成于浮置栅极20和衬底10之间。栅极绝缘膜40在浮置栅极20下面延展。隧道绝缘膜45位于控制栅极30之下。
在分离栅极型存储器中，浮置栅极20和控制栅极30具有分离结构。通过改变电流，可通过电子注入(写入)浮置栅极20中和从浮置栅极20流出(擦除)的方式来实现数据储存。在写入模式中，当施加一个高电压(如15V)至源极区15和施加一个合适电压至漏极区35时，热电子被注入到浮置栅极20中。热电子从邻近控制栅极30的浮置栅极20下面的衬底10穿过栅极绝缘膜40。栅极绝缘膜40通过耦合提供给源极区15的电压可以提高浮置栅极20的电势。在擦除模式中，当高于15V的电压施加给控制栅极30时，生成一个高电场(在浮置栅极20的边缘顶端)。于是浮置栅极20中的电子流出至控制栅极30。栅极间氧化膜25通过降低两个栅极20和30间的耦合率，从而保持了控制栅极30和浮置栅极20之间的电位差。电子注入到浮置栅极20中是通过沟道热电子注入(Channel Hot Electron Injection，CHEI)方法来实现的。电子流出是通过福勒-洛德海姆(Fowler-Nordheim，F-N)隧道通过插入在浮置栅极20和控制栅极30之间的隧道绝缘膜45来实现的。
图1所示的分离栅极型非易失性存储器的制造工艺可以如下。首先，在半导体衬底10的整个表面上生成栅极绝缘膜40。然后，在栅极绝缘膜40上生成第一多晶硅膜(用于生成具有预置厚度的浮置栅极20)。在第一多晶硅膜被构图后(利用光刻工艺)，第一多晶硅膜被热氧化，生成浮置栅极20和覆盖浮置栅极20的栅极间氧化膜25。应用CVD技术，在其上形成有栅极间氧化膜25的衬底10的整个表面上生成一层绝缘膜。如图1所示，接着利用光刻工艺通过对绝缘膜构图来形成隧道绝缘膜45。通过构图(应用光刻工艺)第二多晶硅膜，而形成多晶硅的控制栅极30。第二多晶硅膜是通过在其上形成有隧道绝缘膜45的衬底10上保形淀积多晶硅而形成的。
在制造分离栅极型存储器的方法中，控制栅极30应用光刻工艺生成。然而，在光刻工艺中出现光学未对准的可能性高，这可能引起沟道长度重叠的变化。如果存在任何未对准，则控制栅极的有效沟道长度从一个单元至另一个单元将发生变化，从而导致处于镜像中的两个单元之间的性能差异。例如，一个奇数单元(有效长度：L1)和一个偶数单元(有效长度：L2)可能不相等。控制栅极30的有效沟道长度的变化造成单元的阈值电压的变化。奇数单元和偶数单元的阈值电压的变化引起单元的电流导通性能的差异，这样降低了单元的一致性。
发明内容
本发明实施例涉及一种制造分离栅极型存储器的方法，这种分离栅极型存储器中的单元具有一致有效沟道长度。根据本发明实施例的方案，制造分离栅极型半导体存储器的方法主要由以下几部分组成：在半导体衬底上生成一层栅极绝缘膜和一层导电层。在导电层上生成掩模图案以限定至少一对第一开口以露出导电层。通过选择热氧化由掩模图案露出的导电层生成一层栅极间氧化膜。除去栅极间氧化膜之间的掩模图案部分，限定第二开口。在第二开口的内壁生成隔层。应用掩模图案、隔层和栅极间氧化膜作为掩模，刻蚀导电层直至使栅极绝缘膜露出，限定第三开口。将掺杂剂离子注入至第三开口，生成源极区。填充第三开口来生成一绝缘膜塞，以避免与掩模图案的台阶。将掩模图案和隔层除掉，使绝缘膜塞的侧面露出。将栅极间氧化膜作为刻蚀掩模，对已露出的导电层表面部分实施干法刻蚀，直至栅极绝缘膜表面被露出，从而生成一对浮置栅极。在浮置栅极侧壁上生成隧道绝缘膜。在绝缘膜塞地壁上应用自对准方法来生成隔层型控制栅极。在控制栅极的外部区域生成漏极区。
根据本发明实施例的方案，制造分离栅极型存储器的方法包括：在半导体衬底上生成一个导电层。在导电层上生成掩模图案，以限定至少一对第一开口使导电层露出。通过选择热氧化由掩模图案露出的导电层来生成一栅极间氧化膜。在掩模图案和栅极间氧化膜上生成一个保形盖氧化膜。通过除掉栅极间氧化膜之间的盖氧化膜部分来使掩模图案的一部分露出。将剩余盖氧化膜作为刻蚀掩模，除掉已曝光的掩模图案，限定第二开口。除掉剩余盖氧化膜。将剩余掩模图案和栅极间氧化膜作为刻蚀掩模，对导电层实施刻蚀，限定第三开口。填充第三开口生成绝缘膜塞，以避免与掩模图案之间形成台阶。除掉掩模图案和隔层，使绝缘膜塞的侧面露出。将栅极间氧化膜作为刻蚀掩模对导电层实施刻蚀，生成一对浮置栅极。在浮置栅极的侧壁上生成一隧道绝缘膜。在绝缘膜塞的壁上应用自对准方法来生成隔层型控制栅极。
附图说明
图1为一个分离栅极型非易失性半导体存储器的剖面图；
图2至14为一个分离栅极型非易失性半导体存储器的例子的剖面图；
图15为一个分离栅极型非易失性半导体存储器的布局图。
具体实施方式
下文将详细介绍本发明，并参考示出了本发明具体实施例的附图。但是，本发明可实施成多种形式，不应仅局限于本文中所列举的实施例。更正确地，提供这些实施例是使得本发明详尽和完整，并将本发明的观念传达给本领域内的技术人员。为使读者清楚看到，图中一些层和区的厚度可以被放大显示。
图2至14是介绍一种依照本发明实施例的、制造分离栅极型非易失性半导体存储器的方法的剖面图。在半导体衬底200(如一种p型硅衬底)上进行浅沟槽隔离(shallow trench isolation，STI)工艺用于器件的隔离。参考图2的例子，接着在衬底200上生成栅极绝缘膜205。例如，热氧化膜的厚度可能生长至50～150的范围(如80)。在栅极绝缘膜205上生成导电层210(用于生成浮置栅极)。例如，一个厚度在500～2,000范围的多晶硅膜可通过沉积掺杂多晶硅来形成。形成多晶硅膜的工艺可以是就地掺杂工艺与沉积(如POCl3沉积)工艺同时进行。或者，也可以在沉积未掺杂多晶硅后进行掺杂剂的注入来实现掺杂。掺杂剂注入工艺可以通过注入n型掺杂剂(如能量为30KeV，2.7×10¹⁴离子/平方厘米的磷酸盐(P))来进行。在导电层210上生成掩模膜215(如厚度范围在2,000～5,000之间)。掩模膜215可以由氮化硅膜形成，可以利用LPCVD(low pressure CVD，低压CVD)法在500～850℃的温度范围下使SiH₄和NH₃相互反应而形成。
参考图3所示的例子，掩模图案215a和215b(用于限定一对开口216)是使用预定掩模工艺形成的，对掩模膜215构图直至导电层的暴露区域(用于生成单元)。对于蚀刻由氮化硅形成的掩模膜215，可应用碳氟化物系列气体。例如，蚀刻气体可以是从由C_xF_x系列或C_aH_bF_c系列气体构成的组中选取的气体(如CF₄，CHF₃，C₂F₆，C₄F₈，CH₂F₂，CH₃F，CH₄，C₂H₂，及C₄F₆，或由这些气体形成的混合气体)。氩气可用作保护气体。掩模图案215a和215b将作为掩模层，用于对导电层210进行选择性氧化。
第一开口(即，通过掩模图案215a和215b生成的开口区域)中的导电层210被热氧化，从而选择性地生长栅极间氧化膜220。通过控制生成时间，栅极间氧化膜220可以具有大约在500～2,000范围(如1,200)的厚度。
参考图4所示的例子，通过一种沉积法(如CVD法、SACVD(亚常压CVD)法、LPCVD法或PECVD(等离子增强CVD)法)，一层薄盖膜225(厚度在大约100～500之间)被形成为覆盖栅极间氧化膜220和掩模图案215a和215b。当应用CVD法时，利用CVD反应气体(如SiH₄，Si₂H₆和N₂O)，可以形成MTO(middle temperature oxide，中温氧化物)。薄盖氧化膜225被保形地沉积于掩模图案215a和215b以及栅极间氧化膜220上。当位于栅极间氧化膜220之间的掩模图案215b被除掉后，盖氧化膜225将作为蚀刻掩模来保护剩下的掩模图案215a。因此，在实施例中，如果用其它方法选择性地除掉掩模图案215b，则可省略生成盖氧化膜225的工艺。
参考图5所示的例子，通过掩模工艺生成光刻胶图案230(用于打开单元源极区；如位于栅极间氧化膜220之间的区域)。利用光刻胶图案230作为刻蚀掩模，部分湿法刻蚀掉盖氧化膜225(用于形成单元源极区的区域中)。蚀刻溶液可以是稀释的氟酸溶液(HF∶H₂O＝1∶5～10,000)或BOE(bufferedoxide etchant，缓冲氧化物蚀刻剂)。盖氧化膜225a使掩模图案215b区域(用于形成单元源极区)露出并覆盖其它区(包括掩模图案215a)。
参考图6所示的例子，光刻胶图案230经剥离和灰化后被除掉。将盖氧化膜225a作为刻蚀掩模，使栅极间氧化膜220之间的掩模图案215b露出并覆盖掩模图案215a，应用磷酸处理法可执行氮化物膜剥离。第二个开口231(用于单元源极区)是通过选择性去除掩模图案215b而限定的。
应用湿法刻蚀将盖氧化膜225a除掉。在掩模图案215a上生成绝缘膜(如厚度范围在300～1,500之间的氮化硅膜)。如图7的例子所示，通过干法刻蚀绝缘膜，在第二个开口231的壁(如，掩模图案215a的侧壁)上生成隔层235。干法刻蚀可使用RIE(reactive ion etching，反应离子刻蚀)工艺，直到从掩模图案215a的上表面完全除掉绝缘膜。形成隔层235用于延伸后续形成的浮置栅极与控制栅极之间的重叠长度。如果使用其它方法来确保浮置栅极与控制栅极之间的重叠长度，则形成隔层235的工艺可以省略。生成隔层235的材料可以与掩模图案215a的材料相同(易于除掉)。
参考图8所示的例子，利用掩模图案215a、隔层235和栅极间氧化膜220作为刻蚀掩模，对导电层210实施刻蚀，直至使栅极绝缘膜205露出。从而限定第三个开口232。将n型掺杂剂(如剂量范围在1.0E15～1.0E16离子/平方厘米，应用离子注入方法)注入到第三个开口232中，生成单元源极区245。可以在大约900℃的温度下进行30分钟的热处理，来实现掺杂剂的推进。作为选择地，如果需要，单元源极区245的形成可通过下列方式形成，在生长热氧化膜的气氛下，应用氧化膜(未显示)将导电层210的暴露(通过刻蚀)侧壁密封。如果导电层210的侧壁被氧化膜密封，则可避免刻蚀对导电层210产生的损伤。而且，单元源极区可形成为一个深结，从而使得单元源极区能够承受数据编程期间所加的高压。
如图9所示，在图8所示的结构上应用CVD方法，沉积一层空隙填充氧化膜(如，厚度范围在大约5,000～10,000)，完全填充第三个开口232。空隙填充氧化物通过化学机械抛光(chemical mechanical polishing，CMP)方法被整平，直至使掩模图案215a的表面露出。于是，绝缘膜塞250(与掩模图案215a之间不具有台阶)生成于第三个开口232中。
如图10所示，通过除掉掩模图案215a和隔层235，使绝缘膜塞250的侧面露出。当掩模图案215a和隔层235均由氮化硅膜构成时，则可在利用磷酸进行剥离的同时将它们容易地除掉。绝缘膜塞250(具有暴露的侧面)可用于下述工艺中通过自对准方法形成控制栅极。
如图11所示，将栅极间氧化膜220作为刻蚀掩模，对导电层210的暴露表面的部分进行干法刻蚀直至露出栅极绝缘膜205的表面，生成一对隔离的浮置栅极210a。HBr、HeO₂、N₂及CF₄的混合气体可以用作由掺杂多晶硅形成的导电层210的刻蚀气体。通过施加偏压到衬底200，刻蚀气体的笔直度可以显著地改善。通过生长一热氧化膜(如，厚度范围在50～150之间)以及在这个热氧化膜上连续地沉积另一个氧化膜(如，一个厚度范围在50～150的高温CVD氧化膜)，形成了隧道绝缘膜260。CVD氧化膜可以在大约1,000℃的温度下进行30分钟热处理而被硬化。CVD氧化膜(其可以具有大的台阶覆盖特性)被沉积在绝缘膜塞250上。由于CVD氧化物的构成与绝缘膜塞250类似，所以图11中没有显示其在绝缘膜塞250上的沉积。
如图12所示，在隧道绝缘膜260上生成一第二导电层(如厚度范围在2,000～5,000之间的多晶硅膜)。应用RIE法对第二导电层实施干法刻蚀，在绝缘膜塞250的侧壁上生成隔层型控制栅极270。因此，通过在绝缘膜塞250的壁上应用自对准方法而无需应用光刻工艺，控制栅极270的长度被形成为一致。还可在由多晶硅组成的控制栅极270上进行硅化反应。可用于硅化反应的硅化物的类型是硅化钨、硅化钴和硅化钛。硅化钨和硅化钛可在将钴或钛沉积于多晶硅上后通过RTA(rapid thermal annealing，快速热退火)反应而生成。当生成钴层时，RTA(用于多晶硅与钴之间的反应)可以在氮气气氛下在400～500℃的温度范围进行大约50秒。这一工艺将生成一个具有CoSi相的层。得到的产物可以被再次退火，在氮气氛下在800～900℃的温度范围下使用快速热退火法，时间大约为30秒，成为更低的电阻相(类CoSi₂相)。当生成镍层时，可通过在低温下实施一步热处理来获得NiSi相。应用CVD工艺可直接沉积硅化钨。
如图13所示，通过应用掩模离子注入n型掺杂剂(如，剂量范围在1.0E15～1.0E16离子/平方厘米之间)和热处理，在控制栅极270的外侧生成漏极区275。
如图14所示，导电金属塞283和284(如钨塞)的形成包括：在图13所示的结构上较厚地沉积层间绝缘膜280和整平。应用光刻工艺形成接触孔281和282(使漏极区275露出)。较厚地沉积一个导电金属层来填充接触孔281和282。应用CMP工艺将导电金属层进行抛光，以从层间绝缘膜280的表面选择性地除掉导电金属层。
用于生成金属布线图案285的金属层被沉积在层间绝缘膜280和金属塞283与284上。金属层通过光刻工艺被刻蚀以生成金属布线图案285，金属布线图案285与各个金属塞283与284相连，最终形成分离栅极型非易失性半导体存储器。金属布线图案285被用作在编程和读取时用于数据转移的位线。
图15为根据本发明实施例的、分离栅极型非易失性半导体存储器的布局图。在图15中，参考数字“190”是指一个器件隔离膜(如一个STI)。在图中，浮置栅极210a、控制栅极270、单元源极区245及漏极区275均被布置表示成直线。绝缘膜塞250被表示成点划线，设置在浮置栅极210a之间。图14是图15沿A-A’线切开后的剖面图。
在按照本发明实施例的分离栅极型存储器的制造方法中，控制栅极(如隔层型)通过自对准工艺形成在绝缘膜塞的侧壁上。因此，在实施例中，由于在生成控制栅极的光刻工艺中不存在未对准问题，所以有效沟道长度的变化问题可得到改善。使用本发明实施例(用于生成快闪存储器)通过降低奇数单元和偶数单元的阈限电压的变化，可以减少导通特性的差异，从而实现一致的单元特性。
尽管本发明参考具体实施例进行了具体显示和描述，本领域内的技术人员将会理解，可以作出各种形式和细节上的变化，而不会脱离由所附权利要求限定的本发明的精神和范围。