具改善阻障性质之阻障堆栈.pdf

本发明揭露一种改良型之阻障堆栈，其能够抑制原子或分子(如：氧)的扩散现象。该阻障堆栈特别有助于插塞结构上之电容器，以避免插塞氧化而对该结构的可靠度所产生之不利冲击。该阻障堆栈包含了具有不匹配之晶粒边界的第一与第二阻障层；该等阻障层系选自如：铱(Ir)、铑(Rh)、钌(Ru)、钯(Pd)、或其合金等。藉由提供该不匹配之晶粒边界，膜层间之界面将阻碍氧的扩散路径。而为了更进一步增强阻障性质，该第一阻障层系在氧使用下(如：快速热氧化处理)为惰性。该RTO在该第一阻障层之上表面形成一薄氧化层，该氧化层能够利于促使该第一与该第二阻障层之晶粒边界的不匹配。

1.  一种障堆栈，其包括：
一第一阻障层；以及
一第二阻障层，其中该第一与第二阻障层的该等晶粒边界系不匹配以增强该阻障堆栈的阻障特性。

2.  如申请专利范围第1项之阻障堆栈，进一步包括：
一电容器，其具有一介电层，该介电层系置于第一与第二电极间；以及
一插塞，其系电性耦合至该第一电极，其中该阻障堆栈系配置于该插塞与第一电极间。

3.  如申请专利范围第2项之阻障堆栈，进一步包括在该阻障堆栈与该插塞间的一黏结层。

4.  如申请专利范围第1项之阻障堆栈，进一步包括：
一铁电电容器，其具有配置于第一与第二电极间之一铁电层；以及
一插塞，其系电性耦合至该第一电极，其中该阻障堆栈系配置于该插塞与第一电极间。

5.  如申请专利范围第4项之阻障堆栈，进一步包括在该阻障堆栈与插塞间的一黏结层。

6.  如申请专利范围第1、2、3、4或5项之阻障堆栈，进一步包括填充该第一阻障层的该等晶粒边界之元素，其中该等元素包括大于该第一阻障层的该等晶粒边界之一直径。

7.  如申请专利范围第6项之阻障堆栈，进一步包括填充该第二阻障层的该等晶粒边界之元素，其中该第元素包含大于该第二阻障层的该等晶粒边界之一直径。

8.  如申请专利范围第7项之阻障堆栈，进一步包括一第一氧化层，其系配置于该第一阻障层的表面上。

9.  如申请专利范围第7项之阻障堆栈，进一步包括一第二氧化层，其系配置于该第二阻障层的表面上。

10.  如申请专利范围第7项之阻障堆栈，其中该等元素包括氧。

11.  如申请专利范围第10项之阻障堆栈，进一步包括一第一氧化层，其系配置于该第一阻障层的表面上。

12.  如申请专利范围第10项之阻障堆栈，进一步包括一第二氧化层，其系配置于该第二阻障层的表面上。

13.  如申请专利范围第6项之阻障堆栈，其中该等元素包括氧。

14.  如申请专利范围第13项之阻障堆栈，进一步包括一第一氧化层，其系配置于该第一阻障层的表面上。

15.  如申请专利范围第6项之阻障堆栈，其中该阻障层包含一材料，其系Ir，Rh，Ru，Pd或其合金所组成之群组的材料。

16.  如申请专利范围第15项之阻障堆栈，其中该等第一与第二阻障层包括不同的材料。

17.  如申请专利范围第15项之阻障堆栈，其中该等第一与第二阻障层包括相同的材料。

18.  如申请专利范围第15项之阻障堆栈，其中该等第一与第二阻障层包括Ir。

19.  如申请专利范围第10项之阻障堆栈，其中该等阻障层包括选自由Ir，Rh，Ru，Pd或其合金所组成之材料群组的一材料。

20.  如申请专利范围第19项之阻障堆栈，其中该等第一与第二阻障层包括不同的材料。

21.  如申请专利范围第19项之阻障堆栈，其中该等第一与第二阻障层包括相同的材料。

22.  如申请专利范围第19项之阻障堆栈，其中该等第一与第二阻障层包括Ir。

23.  如申请专利范围第13项之阻障堆栈，其中该阻障层包括选自由Ir，Rh，Ru，Pd或其合金所组成之材料群组的一材料。

24.  如申请专利范围第23项之阻障堆栈，其中该等第一与第二阻障层包括不同的材料。

25.  如申请专利范围第23项之阻障堆栈，其中该等第一与第二阻障层包括相同的材料。

26.  如申请专利范围第23项之阻障堆栈，其中该等第一与第二阻障层包括Ir。

具改善阻障性质之阻障堆栈
技术领域
本发明系关于一种用于(例如)集成电路(IC)中的阻障堆栈，其可减少(如氧等)元素的扩散。具体而言，该阻障堆栈可减少该等插塞上电容器结构中插塞之氧化。
先前技术
内存IC包括藉由位线及字组线互连的复数个之内存单元。一内存单元句括一耦合至电容器的晶体管，用于储存单一位之信息。该等内存单元为了实现高密度内存IC，采用一插塞上电容器结构(capacitorover plug structure；COP)，如第1图所示。该结构包括一电容器140，其具有位于第一及第二电枥141，142之间的一介电层146，该电容器系耦合至一导电插塞170。
通常，需要在一含氧(O₂)环镜中高温退火以改良该介电层的特性，特别是对于高K介电质及介电质及铁电材料。在退火过程中，O₂通过该电容器扩散并氧化该插塞。如此将导致性能恶化，且在某些情况下，由于插塞电阻率的增加或断开的电性连接而导致故障。
为了避免氧通过电容器扩散，可在该下方电极与该插塞间配置铱以形成一阻障层。可提供一黏结层以提高该阻障层与层间介电层11(如氧化硅(SiO₂)或氮化硅(SiN)之间的黏着。由于铱对O₂的良好与阻障特性而使用铱。在传统处理中，如插图A所示，该阻障层及电极具有在接口143处连接的垂直晶粒边界121及123。该等层之垂直晶粒边界的连接为O₂提供扩散路径。在高温(如＞600℃)下，O₂可轻易地通过该阻障层的晶粒边界扩散，以氧化该黏结层及该插塞。
如上所述，需要提共一改良阻障层以减少插塞上电容器结构中该插塞的氧化。
发明内容
本发明系关于一种用于抑制原子或分子(如O₂)扩散的改良阻障堆栈。该阻障堆栈在(例如)内存单元的COP结构中特别有用。在一项具体实施例中，该阻障堆栈系用于一铁电电容器中。该阻障堆栈也可用于其它类型的电容中，如高K介电电容器。
在一项具体实施例中，该阻障堆栈至少包含第一及第二阻障层，其中该等第一及第二阻障层的晶粒边界不匹配。在一项具体实施例中，该阻障层系可导电。该阻障层系选自由Ir，Ru，Rh，Pd或其合金所组成群组之阻障材料。该等第一及第二阻障层不必由相同材料形成。该等层的界面系藉由不匹配的晶粒边界来阻断氧的扩散路径。
在另一项具体实施例中，该第一阻障层的晶粒边界系由某些元素所钝化。在一项具体实施中，该晶粒边界系由O₂所钝化。该O₂填充该等阻障层的该等晶粒边界。或者，亦可使用较该阻障层之该等晶粒边界大的元素以钝化该等晶粒边界。该等元素可阻断该阻障层的该等晶粒边界。例如，可用快速热氧化以钝化该等晶粒边界，其亦在该第一阻障层的表面上形成一薄氧化层，钝化该第一阻障层的该等晶粒边界可进一步增强该阻障堆栈的阻障特性。或者，该等障层可完全或部分由元素(例如O₂)来钝化。
例如，可将该阻障堆栈，置于该插及其一电容器结构的第一或下方电极之间。或者，可在该阻障层下提供一黏结层。
实施方式
第2图为具有一晶体管230及一电容器240的一铁电内存单元201。该晶体管的一第二端子232系耦合至该电容器的一第一端子241。该晶体管的闸极233及第一端子231系分别耦合至一字组线250及位线260。一板线(plateline)270耦合至该电容器的一第二端子242。该电容器系使用该铁电材料的磁滞极(hysteresis polarization)特性来储存信息。储存在该内存单元中的逻辑值系取决于该电容器的极化。为了改变其极化，需要藉由该位线及板线在该电容器的电极间施加一电压，该电压大于该转换电压(矫顽电压；coercive voltage)。该电容器极化取决于所施加电压的极性。该铁电电容器的一项优点在于电源移除后仍可保留其极化状态，从而形成一非挥发性内存单元。
参考第3图，其显示根据本发明的一项具体实施例之铁电电容器340，其系采用一阻障堆栈390。该电容器包含一铁电层346，如铅锆钛酸盐(lead zirconium titanate；PZT)。也可使用锶铋钽(Strontium bismuth tantalum；SBT)或其它类型的铁电材料。该铁电层系位于第一与第二电极341，342之间。该等电极(例如)包含一贵重金属，如铂。也可使用其它类型的导电材料，如SrRuO₃，La₀，₅Sr₀，₅O₃，LaNiO₃或YBa₂Cu₃O₇。该等上部与下部电极可由相同或不同的材料形成。
一导电插塞系电性耦合至该电容器下部电极。该插塞由一导电材(如多晶硅(poly-Si)或钨(W))构成。也可使用其它导电材料。该插塞(例如)耦合至该内存单元的一晶体管之扩散区域。该晶体管的闸极系耦合至一字组线，而其它扩散区域则系耦合至该位线。该上部电极系耦合至该板线。
为了避免该插塞氧化，将一阻障堆栈390配置于该下部电极及该插塞之间，在该插塞及阻障堆栈之间提供一黏结层349，以促使该阻障层黏着至该层间介电层118。该黏结层可由(例如)钛(Ti)、钽(Ta)、氮化钛/钛(TiN/Ti)、氮化钽/钽(TaN/Ta)、氮化钽/钛(TaN/Ti)或其它黏着促进材料形成。在该插塞包含多晶硅的应用例中，一硅化物前置层(pre-layer)，例如硅化钛(TiSi)，可用于减小该插塞与黏结层之间的接触电阻，或使该电阻最小化。该黏结层也可用于减小硅(Si)从该插塞至该阻障层的扩散，或使此种扩散最小化。
根据本发明，该阻障层至少包含第一与第二阻障层347、348。在一项具体实施例中，该等阻障层系可导电，并产生一导电阻障堆栈，使该下部电极电性耦合至该插塞。该等阻障层可包含(例如)铱(Ir)。也可使用其它类型的阻障材，如钌(Ru)、铑(Rh)、(Pd)或其合金。该堆栈中不同的阻障层可由相同的或不同的材料形成。在一项具体实施例中，该类阻障层的晶粒边界323及321不匹配(例如，未对准)。藉由使该晶粒边界不匹配，该等不同阻障层间的界面可用于阻断O₂的扩散路径，从而提高该阻障堆栈的阻障特性。该等第二阻障层及上部电极的晶粒边界亦可不匹配，以进一步改良该阻障堆栈的阻障特性。
在一项具体实施例中，会钝化(如填充)在该第一阻障层表面上或附近的该等晶粒边界。在一项具体实施例中，该等晶粒边界系由O₂钝化。其它元素也可用于钝化该等晶粒边界。各种技术(如在一氧化环境中退火)可用于钝化该等晶粒边界。氧化环境可包含(例如)O₂、臭氧(O₃)或NOx(0＜x＜2)。亦可使用其它用于钝化该等晶粒边界的技术，包括在该阻障层上沈积一薄氧化层。该薄氧化层可藉由(例如)热氧化技术沈积。也可使用其它沈积技术。藉由钝化该等晶粒边界，可进一步抑制该O₂的扩散。
在一项较佳具体实施例中，使用一快速热氧化成(RTO)制程以钝化该等晶粒边界。该RTO也可在该阻障层的表面上形成一薄氧化层。该薄氧化层可方便地促进第一及第二层间的该等晶粒边界之不匹配。在另一项较佳具体实施例中，在该第二阻障上或附近的该等晶粒边界也可用O₂钝化，以进一步改良该阻障堆栈的阻障特性。
该阻障堆栈可包括额外的阻障层，邻近该等阻障层的该等晶粒边界系不匹配者。在一项具体实施例中，至少该底部阻障层的该等晶粒边界系在其表面上或附近钝化。最好系该等阻障层的某些或所有晶粒边界系在其表面上或附近钝化。可使用具有不匹配边界的多重阻障层来提高该堆栈的阻障特性，最好系使用较薄阻障堆栈或层，而不用牺牲可靠性。
在另一项具体实施例中，系使用比该等晶粒边界大的元素来钝化在一阻障层表面上或附近的晶粒边界。此种元素可阻断该等晶粒边界，以消除扩散至该插塞的路径。
参考第4图或第6图，其中显示根据一项具体实施例之阻障堆栈的制造程序。例如，应用该阻障堆栈可减少或避免一内存单元的插塞上电容器结构中一插塞之氧化。图中显示一基板401。该基板包含一半导体基板，如硅。也可使用其它类型的基板，如绝缘体上覆硅(siliconon insulator)。制备该基板时，其上并形成一ILD(层间介电质)118。该ILD包含(例如)SiO₂。也可使用其它类型的介电材料，如氮化(SiN)、氧化钛(TiO₂)或氧化铝(Al₂O₃)。在该ILD中会形成一插塞370，其系耦合至一晶体管230地一扩散区域。该插塞(例如)包含钨或多晶硅(poly-Si)。也可使用其它类型的导电材料。各种已知的沈积及图案化技术可用于制备该基板。
参考第5图，一黏结层349沈积在该介电层上。该黏结层包括(例如)钛(Ti)。也可使用其它类型的黏结层，如钽(Ta)或氮化钛/钛(TiN/Ti)、氮化钽/钽(TaN/Ta)、氮化钽/钛(TaN/Ti)或其它黏着促进材料，该黏结层系藉由传统技术沈积。此等技术包括(例如)直流喷溅法(DC sputtering)或化学气相沈积法(chemical vapor deposition；CVD)。若该插塞包含多晶硅，在该黏结层前的ILD上会形成一包含硅化物的前置层。该硅化层可藉由(例如)喷溅金属在多晶硅上退火来形成。
会继续该制程，以形成阻障堆栈390中的各层。在一项具体实施例中，该阻障堆栈之第一阻障层347系沈积于该黏结层上。也可使用其它类型的阻障层，例如
Ru，Rh，Pd或其合金。可以使用各种已知技术形成该阻障层，包括化学气相沈积CVD)、化学溶剂沈积(chemical solution deposition；CSD)、电镀、热液合成(hydro-thermal synthesis)或物理气相沈积(physical yapor deposition；PVD)。
根据本发明的一项具体实施例，该第一阻障层系在一O₂环境中退火。在该退火过程中，该环境中O₂填充该阻障层表面附近的晶粒边界。在一项具体实施例中，该项退火也氧化该阻障层，以在其表面上形成一薄氧化层563。该氧化物包含用来形成该阻障层材料的氧化物。例如，若使用一Ir阻障层，可形成一IrOx。另外，该项退火减缓该黏结层与阻障层间的应力。该项退火最好系包含一RTO。该RTO(例如)在400至700℃的温度间执行约5至600秒。
一第二阻障层348沈积在该第一阻障层上。该第二阻障层包含(例如)Ir。也可使用其它类型的阻障层。该阻障堆栈之不同的阻障层不一定由相同的材料形成。
由于该第二阻障层形成于薄氧化层而非该第一阻障层上，该等阻障层的结晶及晶粒生长特性不同。具体而言，该第二阻障层的柱状晶粒并不沿着该第一层的晶粒边界生长，导致该等阻障层之间不合适的晶粒生长。
在另一项具体实施例中，藉由在该第一阻障层上沈积与该第一阻障层不同的一薄导电层，以利于晶粒生长不匹配。该导电层(例如)包含一导电氧化物。另外，也可使用不同的第一及第二阻障层。在另一项具体实施例中，可利用不同的制程参数来沈积该第一及第二阻障层，以促进不同的晶粒生长(如不同的晶粒尺寸)。
在另一项具体实施例中，在该第二阻障层形成后，会在一氧化环境中执行一退火。该退火最好包含在一氧化环境中的RTO。该退火在该第二阻障层上形成一氧化层，并在该第二阻障层的表面附近填充该晶粒边界。
参考第6图，继续该制程以在该阻障堆栈中的插塞上形成该电容器。在一项具体实施例中，继续该制程以形成一铁电电容器。形成其它类型的电容器亦甚有用。该制程依次包括形成第一导电电极层341、铁电层346及第二电极层342。该电极(例如)包含一贵重金属。也可使用其它类型的导电材料。在一项具体实施例中，该铁电材料包含PZT。也可使用其它类型的铁电材料，如SBT。可利用各种已知技术来形成该电容器的不同层。该类技术(例如)包括CVD、化学溶剂沈积(CSD)、电镀、热液合成或物理气相沈积(PVD)。
图案化ILD上的各层以形成该插塞上电容器结构。例如，可使用传统的屏蔽及蚀刻技术图案化该等层。也可使用其它图案化技术。形成该电容器后，该基板在一氧化环境中退火以恢复该电容器的电性特性。例如，在大约500至800℃温度下退火约1分钟至5小时。在该退火过程中，氧通过该电容器层及该第二阻障层的晶粒边界扩散。然而，由于该类阻障层的晶粒边界不匹配及在其表面附近用氧填充该第一阻障层的晶粒边界，故可阻断该类阻障层接口上的扩散路径。由于氧通过该类阻障层主体的扩散较沿着该晶粒边界扩散慢许多，因此会减少氧通过该阻障堆栈的扩散。如此会减少该插塞的氧化，从而提高可靠性。
实验
第7图为一COP测试结构701的TEM，包括根据本发明之一项具体实施所形成的一阻障堆栈390。该测试结构包括在一SiO₂ ILD层738上所形成的一钨插塞770。一10奈米钛层794喷溅沈积在该插塞上。该钛层可作为一黏结层，以促进该ILD与该后续形成的阻障层间之黏着。该阻障包括第一及第二70奈米厚之铱层747、749，每一层系藉由在50sccm的氩气中喷溅约45秒而沈积。该第一与第二铱层形成后，皆在O₂中执行一RTO，各于600℃温度下进行约30秒，以钝化该第一铱层的晶粒边界。
一10奈米铂电极741、一10奈米氧化锶钌(SRO)783、第一746a与第二70奈米PZT、10奈米SRO及10奈米铂电极层依次喷溅在该阻障层上。各SRO与PZT层沈积后，会执行一RTO。一SRO层形成后，在O₂中650℃下执行该RTO 30秒，以结晶该SRO层，而一PZT层沈积后，在O₂中650℃下执行该RTO 30秒。由于各种RTO，故有一氧化铱层788在该阻障层与电极741间形成。该第一PZT层上的该类层藉由该预备制程移除，以获得TEM。如第7图所示，该插塞与阻障层间的界面并未氧化，此系藉由该阻障与插塞间的较清洁接口线796所显示。
第8图为第7图中在O₂中以650℃退火2小时后的该结构的一TEM。该后退火可改良该铁电层的特性。如第8图所示，该插塞与阻障层间的界面796在该退火后仍保持大体不变。其说明该阻障层在后退火过程中可充分阻止O₂扩散至该插塞，从而避免氧化该插塞。
虽然本发明已参考各项具体实施例特别显示及说明，熟悉技术人士应明白，可对本发明进行变更及修改，而不致脱离本发明的精神及范畴。因此，决定本发明的范畴并非参考上述说明，而是参考随附的专利申请范围及与其等效的全部范畴。
图式简单说明
第1图为插塞上电容器结构的断面图；
第2图为一铁电内存单元；
第3图为本发明中减少氧扩散的一项具体实施例；以及
第4图至第6图之制程系用以制造根据本发明的一项具体实施例之插塞电容器；以及
第7图至第8图为在根据本发明之一项具体实施例所形成的一阻障堆栈上进行
试验的TEM。