形成具有完全硅化结构的半导体组件及晶体管的方法.pdf

一具有多个硅化的多晶硅结构的半导体组件，其中是提供所述多晶硅结构一大致均匀的硅化反应。闲置多晶硅结构于硅化反应前形成于基底上，其可允许芯片表面得以平坦而不致产生一过度凹陷处，并导致参与硅化反应的金属量于不同多晶硅结构中大致均匀地分布。

1.  一种半导体芯片，其包括：
一包含一主动区的半导体基底，
一第一结构形成于主动区上，该第一结构是完全硅化，以及
至少一闲置硅化物结构。

2.  根据权利要求1所述的半导体芯片，其中该第一结构是一晶体管的晶体管栅极。

3.  根据权利要求1所述的半导体芯片，其中该闲置硅化物结构是位于该主动区。

4.  根据权利要求1所述的半导体芯片，其中该闲置硅化物结构是位于主动区外的一隔离区。

5.  根据权利要求1所述的半导体芯片，其中该每一第一结构以及闲置硅化物结构的一金属硅化物的材料是包含择自于镍、钴、铜、钼、钛、钽、钨、铒、锆、以及铂的族群。

6.  根据权利要求1所述的半导体芯片，其中该每一第一结构以及闲置硅化物结构的材料是包含锗。

7.  一种集成电路芯片，其包括：
一具有一主动区及一隔离区的基底；
一晶体管形成于该主动区上，该晶体管具有一源极区，一漏极区，与一完全硅化的栅极；以及
至少一闲置硅化物结构。

8.  根据权利要求7所述的集成电路芯片，其中该闲置硅化物结构是位于该主动区。

9.  根据权利要求7所述的集成电路芯片，其中该闲置硅化物结构是位于该隔离区。

10.  根据权利要求7所述的集成电路芯片，其中该完全硅化的栅极以及闲置硅化的结构是包含一硅化物的材料，其择自于包含镍、钴、铜、钼、钛、钽、钨、铒、锆、以及铂的族群。

11.  根据权利要求7所述的集成电路芯片，其中该完全硅化的栅极以及闲置硅化物结构的材料是包含锗。

12.  一种形成具有完全硅化结构的半导体组件的方法，其包括以下步骤：
提供一具有一主动区及一隔离区的基底；
形成一第一多晶硅结构于该基底上；
形成一闲置多晶硅结构于基底上，该闲置多晶硅结构为一无效的电路组件；
形成一金属层于该第一多晶硅结构以及闲置多晶硅结构上；以及
硅化该含金属层的第一多晶硅结构以及闲置多晶硅结构以形成一第一完全硅化结构以及一完全硅化闲置结构。

13.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中该第一多晶硅结构是一晶体管的栅极。

14.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中该第一多晶硅结构是位于主动区。

15.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中该闲置多晶硅结构是位于非主动区。

16.  根据权利要求12所述的形成具有一完全硅化结构的半导体组件的方法，其中形成该金属层是包括：
形成一介电层于该第一多晶硅结构与闲置多晶硅结构上；以及
将该介电层平坦化以致暴露出该第一多晶硅结构以及该闲置多晶硅结构。

17.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中形成该闲置硅化结构的步骤是将闲置硅化结构形成于该主动区。

18.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中形成该闲置硅化结构的步骤是藉将闲置硅化结构形成于该隔离区。

19.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中该第一完全硅化的结构以及闲置硅化物结构是包含一硅化物的材料，其择自于包含镍、钴、铜、钼、钛、钽、钨、铒、锆、以及铂的族群。

20.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中该第一完全硅化结构以及闲置硅化结构的材料是包括锗。

21.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中形成该第一多晶硅结构的步骤以及形成该闲置多晶硅结构的步骤是于同一制程步骤中执行。

22.  根据权利要求12所述的形成具有完全硅化结构的半导体组件的方法，其中该第一多晶硅结构是一晶体管的栅极。

形成具有完全硅化结构的半导体组件及晶体管的方法
技术领域
本发明是有关于一种半导体组件，且特别有关于一种具有硅化反应所形成的栅极的半导体组件。
背景技术
互补型金属氧化半导体(complementary metal oxide semiconductor；CMOS)组件，例如金属氧化半导体场效晶体管(metal oxide semiconductorfield-effect transistors；MOSFETs)，已于超大规模集成电路(ultra-largescale integrated；ULSI)组件制造中普遍使用，其连续趋势为降低组件的尺寸以及降低动力消耗的需求；而金属氧化半导体场效晶体管尺寸的缩小是已赋予集成电路(integrated circuit)于速度表现、电路密度、以及每单位效能的成本均具有持续的改善。
图1是阐述一金氧半场效晶体管的一种型态，其形成于一基底110上。该金氧半场效晶体管是包含一源极112、一漏极114以及一栅极116，一沟道118是形成于源极112与漏极114之间，而栅极116形成于一介电层120上，间隔物122则形成该栅极116的任一侧，以及接垫(contact pad)或接触的硅化物(contact silicide)124形成于源极112与漏极114上，隔离沟渠(isolation trench)126则可用以隔离金氧半场效晶体管与其它组件(未示)。
当栅极116长度减小时，源极112与漏极114和沟道118间的相互影响也逐渐增加并开始左右沟道的势能(channel potential)，结果使一具有短栅极长度的晶体管遭受栅极116对沟道118开关状态的实质控制能力不足的问题，而如此有关短沟道长度晶体管的减少栅极控制能力的现象即所谓短沟道效应(short-channel effects；SCE)。
使短沟道效应维持一定控制状态的主要手段之一即随着晶体管尺寸减小而缩减其栅极介电质厚度，然而如此却会恶化多晶硅(poly-silicon；poly-Si)的栅极空乏(gate depletion)以与门极的高穿隧漏电流(tunnelingleakage current)等问题，例如当多晶硅的栅极空乏区(depletion layer)小至相当于25％的栅极介电质厚度，其多晶硅的活化的掺杂物密度(activedopant density)于25奈米栅极长度下需为1.87×10²⁰cm^-3，然而因多晶硅中活化的掺杂物密度在栅极-介电层界面的p+与n+掺杂的多晶硅中分别为密度6×10¹⁹cm^-3与1×10²⁰cm^-3，故掺杂物密度将导致重大困难。不足的栅极活化的掺杂物密度导致栅极空乏区一显著的压降(voltage drop)，其等同增加了栅极介电质的厚度，并实际上降低了反转(inersion)区中栅极的电流容量(gate capacitance)以及反转电荷密度(inversion charge density)，或导致有效栅极电压(effect gate voltage)的降低，且因此包含降低组件的效能。
业者已尝试于多晶硅栅极上施行一硅化制程(silicidation process)以制造一高导电性的栅极，通常该硅化反应可将该多晶硅材料转换成一高导电性硅化物(silicide)，例如图2a与图2b是阐述如何将如图1中的晶体管制成具有一硅化的栅极的晶体管，图2a是说明图1中的晶体管具有一介电层230形成于源极112与漏极114上，以及一金属层232形成于栅极116及介电层230之上。一金属硅化层(metal silicided layer)234通常形成于接垫124形成时，并可继续存在于栅极116上。施以一回火制程将多晶硅栅极硅化，并将过量的金属移除，从而提供如图2b所示的结构，其中该栅极116是已经硅化。
然而由于芯片或芯片上的多晶硅结构密度的变异，使该硅化的晶体管栅极(silicide transistor gate)欲均匀遍布于芯片或芯片上经常具有一定困难，例如图3a至图3d即阐述一部分芯片经多程序步骤后的剖面图示，说明一特有的问题其可能导致非均匀的硅化反应。
图3a是一部分半导体芯片的剖面图示，该半导体芯片是含有形成于半导体芯片主动区(active region)的具不同栅极长度晶体管304、306以及308，该晶体管的组成组件是参照图1如上所述，而其中部分是包含一低多晶硅密度区310以及一高多晶硅密度区312，该低多晶硅密度区310以及该高多晶硅密度区312可相互邻近(如图3a所示)，或可间隔远离于芯片或芯片的不同部分。
图3b为图3a中所示部分在形成一绝缘或介电层316于该晶体管上以及施行一化学机械平坦(chemical mechanical planarization)或化学机械研磨(chemical mechanical polishing；CMP)制程后的剖面图。化学机械研磨制程为将介电层316表面平坦化并暴露出栅极314，如图3b所示。化学机械研磨经常于低多晶硅密度区310导致一凹陷处(recess)318，此“碟形凹陷”(dishing)现象为一常见于化学机械研磨制程中为具有一低密度特征例如晶体管308区域内的加工物。
图3c为图3b中所示部分经形成一金属层330于栅极介电质316以与栅极116上之后并于程序中施行一回火步骤，该回火步骤导致栅极116的硅化反应。栅极116的硅化则由于金属区在低多晶硅密度区310所参与硅化反应的程度较金属区在高多晶硅密度区312所参与硅化反应的程度大，起因为厚度以及/或密度的差异，而使得栅极116于低多晶硅密度区310硅化至一定的程度。由于硅化反应前端所进行向下消耗多晶硅材料的速率是依据不同多晶硅密度区域而有所不同；于一低多晶硅密度区域中，硅化反应发生至一定程度，并且该硅化反应的前端是较该多晶硅材料的起始上表面为深。
举例来说，金属参与晶体管304、306以及308的硅化反应是分别以参照号码332、334以及336标示。如图所示，金属于高多晶硅密度区312的晶体管304及306上所参与硅化反应的程度较金属于低多晶硅密度区310的晶体管308所参与硅化反应的程度小，因此，晶体管308的硅化前端340较该晶体管304及306的硅化前端342行进较快。
图3d为图3c中所示部分于硅化制程完成后的剖面图。如图3d所示，位于低多晶硅密度区310的晶体管308的栅极314是已大体硅化，但位于高多晶硅密度区312的晶体管304及306地栅极314则未完全硅化，换言之即晶体管308的硅化前端340到达栅极介电质与栅极界面较早于晶体管304与306的硅化前端342前；假如施行一额外硅化步骤以将晶体管304与306的栅极314完全硅化，晶体管308则可能遭受有关金属原子过度扩散而通过栅极介电质至沟道区等问题。
因此，一低阻值(low-resistance)或高导电性的栅极是需要，尤其是针对均匀硅化的多晶硅结构。
发明内容
本发明是提供一具有闲置硅化结构的半导体组件以解决上述及其它问题。
本发明的一实施例中，一半导体组件具有一第一结构完全硅化以及至少一闲置硅化结构，该第一结构可例如为位于半导体组件主动区或隔离区(isolation region)的晶体管的栅极。
本发明的另一实施例是提供一种制造一具有第一完全硅化结构以及完全硅化闲置结构的半导体组件的方法。一第一多晶硅结构以及一闲置多晶硅结构是位于一基底上，形成一金属层于该第一多晶硅结构以及闲置多晶硅结构上，并施行一硅化制程。该第一多晶硅结构可例如为一位于主动区或其它区晶体管的栅极。
还有本发明的另外的实施例中，形成一介电层于一第一多晶硅结构与一闲置多晶硅结构上，该介电层经平坦化以致暴露该第一多晶硅结构与闲置多晶硅结构。施行一硅化步骤以便将该第一多晶硅结构与该闲置多晶硅结构大体完全地硅化。
图1为一晶体管的剖面图示。
图2a-图2b为一芯片的剖面图示，其说明一硅化晶体管的多晶硅栅极的程序。
图3a-图3d为一芯片的剖面图示，其说明一平坦化以及硅化晶体管的多晶硅栅极的程序。
图4a-图4d为一芯片的剖面图示，其说明依照本发明的一实施例以形成完全硅化的多晶硅栅极的程序。
图5为一图表，其用以说明依据本发明的一实施例中其硅化厚度是图案密度的一函数。
图6a-图6d为一芯片的剖面图示，其说明一种依照本发明的一实施例使用一蚀刻终止层于完全硅化多晶硅的栅极的程序。
图7a-图7b为一芯片的剖面图示，其说明一种依照本发明的一实施例于一具有闲置多晶硅结构的半导体组件中形成接触窗的程序。
符号说明：
110～基底；                   112～源极；
114～漏极；                   116～栅极；
118～沟道；                   120～介电层；
122～间隔物；                 124～接垫；
126～隔离沟渠；               230～介电层；
232～金属层；                 234～金属硅化层；
304、306、308～晶体管；       310～低多晶硅密度区；
312～高多晶硅密度区；         314～栅极；
316～介电质；                 318～(碟型)凹陷；
330～金属层；                 332～金属硅化反应；
334～金属硅化反应；           336～金属硅化反应；
340～硅化前端；               342～硅化前端；
410～闲置多晶硅结构；         420～介电层；
422～金属层；                 424～硅化前端；
610～蚀刻终止层；             611～介电层；
612～金属层；                 710～源极；
712～漏极；                   714～栅极；
716～护层；                   720～接触窗；
718～闲置晶体管的栅极；
d～多晶硅图案密度；           t～硅化厚度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
此处是以多晶硅栅极作为阐述本发明的一范例，可了解其它的栅极例如为多晶硅-锗(poly-crystalline silicon-germanium)栅极或单晶硅(single-crystalline silicon)栅极同样可用以代替后述的多晶栅极(poly-crystalline gate electrode)。
通常硅化前端以近乎相等速率向下进行以致所有栅极约能同时完全硅化者为较佳，而关于本发明的一实施例中是形成闲置多晶硅结构以修饰该硅化前端于半导体芯片的不同部分的行进速度。于低多晶硅密度区引入闲置多晶硅结构可降低实际上于栅极的硅化制程中所参与的金属量，且从而于硅化过程中降低硅化前端往下前进的速度。
图4a-图4d为部分半导体芯片于本发明第一方法实施例的不同步骤中的剖面图示，于此是形成闲置多晶硅结构。值得注意的是闲置多晶硅结构显示如晶体管的栅极是仅为说明的目的，并且也可使用其它的多晶硅结构。
图4a显示本发明的起始步骤，其阐明如上述图3a的结构，除已形成的闲置多晶硅结构410。原始的金属硅化层234(形成于栅极上)可于栅极的硅化制程前保留或移除。
闲置多晶硅结构410可形成于一隔离区或一主动区上，而较佳则于半导体芯片上不与其它电路(circuitry)有所接触，然而一些实施例中，其可能与一接地点(ground node)或参考电位(reference potential)有所联系，而在其它实施例中，闲置多晶硅结构410可连接半导体芯片上的其它电路，但并未于半导体芯片电路中执行一逻辑功能(logical function)。
图4b是阐述图4a所示芯片于一介电层420形成以及平坦化之后。该介电层420可藉任何现有技艺的方法而形成，例如藉由一化学气相沉积(chemical vapor deposition)制程，而较佳的平坦化则是藉使用一氧化物研磨液(oxide slurry)的化学机械研磨法执行。
如熟习此技艺的人士所知，闲置多晶硅的引入是提供了相较如图3b中所示的不含闲置多晶硅结构的芯片于化学机械研磨后具有一比较均匀的表面，尤其闲置晶体管结构是可于低多晶硅密度区310中藉由增加多晶硅结构密度而降低有关该化学机械研磨过程中所造成的凹陷。
现参照图4c，其为图4b所示的芯片经形成一金属层422于栅极上以硅化，并已开始其硅化制程。图4c显示引入闲置多晶硅结构410之后，其多晶硅栅极304、306与308以及闲置多晶硅结构410的硅化前端424是以一约略相等的速率行进。栅极的完全硅化反应所使用的金属可与用于形成源极与漏极硅化区(source and drain silicided regions)的金属相异或相同，于较佳实施例中，使用于栅极的完全硅化的金属为镍(nickel)，而该金属也可为钴(cobalt)、铜(copper)、钼(molybdenum)、钛(titanium)、钽(tantalum)、钨(tungsten)、铒(erbium)、锆(zirconium)、铂(platinum)等以及其中的组合，或该其中的组合与镍，而其它适用的金属也可透过例行的实验(routine experimentation)发现而用于本发明。
硅化反应可受到例如一于范围约摄氏200度至900度温度下的高温回火所影响，该回火可于一惰性的周遭环境例如包含氮气(nitrogen)、氦气(helium)、氩气(argon)、氖气(neon)或其它惰性气体(inert gas)下执行；而回火时间可由范围约百万分之一秒(microsecond)至数分钟。例如一实施例中即于硅化制程中使用镍，且较佳硅化量为厚度约200至2000埃，而一高温回火可于范围约摄氏300至700度下数分钟。
图4d是显示图4c中所示的芯片于硅化制程结束并移除多余金属后的图例，如熟习此技艺的人士所知，其芯片具有一大体一致的表面，以与栅极314的硅化反应是大体上一致。
参照图5，于一预定硅化反应时间下的硅化厚度t以该多晶硅图案密度(pattern density)d为函数作图。图5为说明一具有低多晶硅图案密度的区域将具有较厚的硅化物厚度，藉由引入闲置多晶硅结构以及限制遍及该半导体基底的多晶硅结构密度至一范围于d₁与d₂间，其所形成的硅化物厚度是介于一t₁与t₂间的小厚度范围内。于一实施例中执行轻微的过度硅化(over-silicidation)以致t₁或t₂大于硅化前的多晶硅栅极的初始厚度约10％；而另外的实施例中，t₂则大于硅化前的多晶硅栅极的初始厚度近乎约10％，而t₁则大于硅化前的多晶硅栅极的初始厚度近乎约20％。
图6a-图6d则阐述本发明的第二方法实施例，其于沉积一介电层以及完全栅极硅化前先形成一蚀刻终止层于晶体管之上，程序始于图6a，其中是提供一如参照图3a于上所述的芯片以及形成一蚀刻终止层610。该蚀刻终止层610较佳包含一具有异于该介电层的化学性质的材料，如此可使用一具有高蚀刻选择比(etch selectivity)的蚀刻剂(etchant)。举例来说，假设介电层为氧化硅(silicon oxide)或一低介电常数值(low-permittivity；low-k)的介电质，则蚀刻终止层610可包含氮化硅(silicon nitride)。当形成一蚀刻终止层610后是沉积一介电层611并将其平坦化，如图6b所示。
图6c是阐述图6b的芯片于形成一金属层612后的图例，例如参照于上所述的图4c。如参照图4c于上所述，于一惰性环境下回火导致该栅极314的完全硅化，如图6b所示，其中该硅化前端614是位于该栅极314与该介电层120(图1)的接面，注意该剩余的金属是已经移除，如图6d所示。
图7a-图7b则阐述本发明的另一实施例，其中的接触窗(contact)是形成至选择的晶体管源极710、漏极712以与栅极714上。程序始于图7a，其中是形成一护层(passivation layer)716于具有硅化的栅极的晶体管上，接触窗720是穿越护层716蚀刻至完全硅化的栅极，如图7b所示。若干接触窗720可穿越介电层及接触蚀刻终止层(如存在)以到达已硅化的源极/漏极区，接着则如一般现有技艺于介电层716上形成金属的内联机(未示)。
虽然本发明已以多个较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的申请专利范围所界定者为准。