固态图像感测设备.pdf

在寻址方法的固态图像感测设备中，时钟转换部分产生频率是低速时钟信号频率两倍或更高倍的高速时钟信号。信号处理部分经水平信号线接收10比特像素数据，执行预定的信号处理，并传送并行格式的数据到开关部分。开关部分使用来自时钟转换部分的高速时钟信号作为切换命令以预定顺序选择并行格式10比特数据的每一个比特，以从输出终端输出，因而将并行格式数据转换为串行格式数据，并将其传送到输出缓冲器。输出缓冲器分别从各输出终端将标准视频数据和反相视频数据的差动输出输出到外部。从而，解决了功耗、噪声以及不必要辐射的问题，实现了较高速度的输出。

1.  一种固态图像感测装置，包括：
像素区域，该区域具有用于产生信号电荷的电荷产生部分，并输出对应于由电荷产生部分产生的信号电荷的模拟像素信号；
AD转换部分，将从像素区域输出的像素信号转换为是数字数据的像素数据；
高速时钟产生部分，产生为具有比基本时钟信号频率高的频率的脉冲信号的高速时钟信号，该基本时钟信号是对应于用于驱动像素区域的驱动脉冲信号的基本脉冲信号；以及
数据输出部分，根据由高速时钟产生部分产生的高速时钟信号基于由AD转换部分转换为数字数据的像素数据向外输出预定输出数据。

2.  根据权利要求1的固态图像感测装置，其中数据输出部分根据由高速时钟产生部分产生的高速时钟信号的上升沿和下降沿输出数据。

3.  根据权利要求1的固态图像感测装置，其中高速时钟产生部分产生频率是基本时钟信号频率的k倍(k是2或更大的正整数)或更高倍的高速时钟信号。

4.  根据权利要求1的固态图像感测装置，其中高速时钟产生部分产生频率是基本时钟信号频率的k倍(k是2或更大的正整数)或更高倍、并和基本时钟信号同步的高速时钟信号。

5.  根据权利要求1的固态图像感测装置，其中高速时钟产生部分和数据输出部分以该两个部分的分割区域相当复杂(complicated)的状态配置在固态图像感测装置的半导体基底上。

6.  根据权利要求1的固态图像感测装置，其中高速时钟产生部分以及数据输出部分配置在固态图像感测装置的半导体基底上，并在两个部分分割区域边缘相互相临。

7.  根据权利要求1的固态图像感测装置，其中数据输出部分包括：
数据接收部分，和基本时钟信号同步地接收并行格式的像素数据，该像素数据已由AD转换部分转换为数字数据；以及
数据处理部分，使用由高速时钟产生部分产生的高速时钟信号对由数据接收部分接收的并行格式像素数据执行预定处理，以输出具有比并行格式像素数据的时钟频率高的频率的数据。

8.  根据权利要求7的固态图像感测装置，其中高速时钟产生部分产生具有各自不同频率的多个高速时钟信号；以及
数据处理部分包括：第一数据处理部分，该第一数据处理部分使用在多个高速时钟信号中具有较低频率的高速时钟信号、对由数据接收部分接收的并行格式像素数据执行预定数字信号处理，以输出具有并行格式的数据；以及第二数据处理部分，该第二数据处理部分使用多个高速时钟信号中具有较高频率的高速时钟信号对从信号处理部分输出的并行格式数据执行预定处理，以输出具有比并行格式数据的时钟频率高的频率的数据。

9.  根据权利要求1的固态图像感测装置，进一步包括通信部分，用于和外部控制器通信，
其中高速时钟产生部分根据由通信部分接收的频率切换命令切换高速时钟频率。

10.  根据权利要求1的固态图像感测装置，其中数据输出部分包括高速时钟输出部分，该高速时钟输出部分从用于输出输出数据的终端以外的终端输出由高速时钟产生部分产生的高速时钟信号。

11.  根据权利要求7的固态图像感测装置，其中数据处理部分包括并-串转换部分，该并-串转换部分使用由高速时钟产生部分产生的高速时钟信号将由数据接收部分接收的并行格式像素数据转换为串行格式数据。

12.  根据权利要求11的固态图像感测装置，其中并-串转换部分具有开关部分，该开关部分包括输出终端，用于通过选择接收各个并行格式数据输入的多个输入终端任意之一及输入到该终端的每个数据进行输出，以及控制终端，用于接收由高速时钟产生部分产生的高速时钟信号的输入作为切换命令，
其中选择输入到输入终端的每个数据的任意之一，并使用由高速时钟产生部分产生的高速时钟信号作为切换命令、根据预定程序从该输出终端输出以被转换为串行格式数据。

13.  根据权利要求7的固态图像感测装置，其中数据处理部分包括并串转换部分，该并串转换部分使用由高速时钟产生部分产生的高速时钟信号、对于并行格式数据的每个比特转换由数据接收部分接收的多个像素的并行格式像素数据，从而将多个像素数据转换为串行格式数据。

14.  根据权利要求7的固态图像感测装置，其中高速时钟产生部分产生具有各自不同频率的多个高速时钟信号，以及
数据处理部分包括：第一并串转换部分，该第一并串转换部分使用由高速时钟产生部分产生的多个高速时钟信号中具有较低频率的高速时钟信号、对于多个像素并行格式数据的每个比特、将由数据接收部分接收的多个像素的并行格式像素数据转换为串行格式数据；以及第二并串转换部分，该第二并串转换部分使用由高速时钟产生部分产生的多个高速时钟信号中具有较高频率的高速时钟信号、将从第一并串转换部分输出的每个比特的串行格式数据转换为用于这些比特的串行格式数据。

15.  根据权利要求7的固态图像感测装置，其中高速时钟产生部分产生具有各自不同频率的多个高速时钟信号，以及
数据处理部分包括：第一并串转换部分，该第一并串转换部分使用由高速时钟产生部分产生的多个高速时钟信号中具有较低频率的高速时钟信号、对于每个像素的比特、将由数据接收部分接收的多个像素的并行格式像素数据转换为串行格式数据；以及第二并串转换部分，该第二并串转换部分使用由高速时钟产生部分产生的多个高速时钟信号中具有较高频率的高速时钟信号，将从第一并串转换部分输出的每个像素的串行格式数据转换为多个像素的串行格式数据。

16.  根据权利要求1的固态图像感测装置，其中数据输出部分产生具有足够高频率的高速时钟信号，从而将像素数据和附加数据一起输出，该附加数据是关于像素数据的其它信息，以及
数据输出部分根据预定规则使用由高速时钟产生部分产生的高速时钟信号处理并输出由数据接收部分接收的并行格式像素数据以及附加数据。

17.  根据权利要求13的固态图像感测装置，其中数据输出部分包括并串转换部分，该并串转换部分使用由高速时钟产生部分产生的高速时钟信号转换数据接收部分接收的并行格式像素数据和附加数据。

18.  根据权利要求17的固态图像感测装置，其中像素区域在矩阵内具有多个电荷产生部分，并输出每列、每行的像素信号，以及
附加数据是指示行改变的数据。

19.  根据权利要求17的固态图像感测装置，其中像素区域在矩阵内具有多个电荷产生部分，并输出每列、每行的像素信号，以及
附加数据是指示帧图像改变的数据，该帧图像是对应于其中电荷产生部分在矩阵内配置的像素区域的一幅图像。

20.  根据权利要求11的固态图像感测装置，其中数据输出部分具有向外输出由并串转换部分产生的表示成串行格式的n比特输出数据的一个数据输出终端。

21.  根据权利要求11的固态图像感测装置，其中数据输出部分具有用于产生选通数据的选通数据产生部分，该选通数据通过和n比特输出数据执行异或操作可再现时钟信号，该n比特输出数据表示成串行格式，并由并串转换部分产生，以及
除数据输出终端之外，选通数据产生部分具有选通输出终端，用于向外输出选通数据。

22.  根据权利要求13的固态图像感测装置，其中数据输出部分具有n个数据输出终端，用于对于多个像素向外输出由并串转换部分产生的串行格式数据作为n比特数据，该n比特数据对于每个像素表示为并行格式。

23.  根据权利要求11的固态图像感测装置，其中数据输出部分具有差动转换部分，该差动转换部分将像素数据转换为差动格式数据，该差动格式数据包括与由并串转换部分产生的、表示为串行格式的n比特输出数据具有相同极性的标准数据以及具有相反极性的反相数据，以及
差动转换部分具有两个数据输出终端，用于分别向外输出标准数据以及反相数据。

24.  根据权利要求23的固态图像感测装置，其中数据输出部分具有高速时钟输出部分，该高速时钟输出部分将像素数据转换为差动格式时钟信号，该差动格式时钟信号包括和由高速时钟产生部分产生的高速时钟信号具有相同极性的标准高速时钟信号以及具有相反极性的反相高速时钟信号，以及
除了两个数据输出终端外，高速时钟输出部分具有两个时钟输出终端，用于分别向外输出标准高速时钟信号和反相高速时钟信号。

25.  根据权利要求23的固态图像感测装置，其中数据输出部分具有选通数据产生部分，用于产生选通数据，该选通数据通过在由差动转换部分产生的标准数据和反相数据的对应数据之间执行异或操作来再现时钟信号，以及
除了两个数据输出终端外，选通数据产生部分具有选通输出终端，用于向外输出用于每个标准数据和反相数据的对应选通数据。

26.  根据权利要求1的固态图像感测装置，其中数据输出部分具有用于n比特的差动转换部分，该差动转换部分将像素数据转换为差分格式数据，该差分格式数据包括与表示为并行格式的、所接收的n比特数据具有相同极性的标准数据以及具有相反极性的反相数据，以及
用于n比特的每个差动转换部分具有两个数据输出终端，分别用于向外输出标准数据和反相数据。

27.  根据权利要求26的固态图像感测装置，其中数据输出部分具有高速时钟输出部分，该高速时钟输出部分将时钟信号转换为差动格式时钟信号，该差动格式时钟信号包括具有和由高速时钟产生部分产生的高速时钟信号相同极性的标准高速时钟信号以及具有相反极性的反相高速时钟信号，以及
除了分别配置用于n个比特的两个数据输出终端外，高速时钟输出部分有两个时钟输出终端，分别用于向外输出标准高速时钟信号和反相高速时钟信号。

28.  根据权利要求1的固态图像感测装置，进一步包括：
光学系统，用于将入射光引导到像素区域；以及
数字信号处理器，用于执行输出数据处理。

29.  一种固态图像感测装置，包括：
像素区域，包括用于根据入射光产生电荷的电荷产生部分；以及
AD转换部分，将从像素区域发送的模拟信号转换为数字信号，
其中像素区域根据第一时钟信号驱动，以及
来自AD转换部分的数字信号根据比第一时钟信号频率高的第二时钟信号输出。

30.  一种摄像机，包括：
像素区域，包括用于根据入射光产生电荷的电荷产生部分；
AD转换部分，将从像素区域发送的模拟信号转换为数字信号；以及
光学系统，用于将入射光引导到像素区域，
其中像素区域根据第一时钟信号驱动，以及
来自AD转换部分的数字信号根据具有比第一时钟信号频率高的频率的第二时钟信号输出。

固态图像感测设备
技术领域
本发明涉及固态图像感测(sensing)设备，其中排列多个单位像素，并可由地址控制任意选择并读取来自每个单位像素的信号。
背景技术
在为一种X-Y寻址类型固态图像感测装置的放大固态图像感测装置(也被称为APS；活动像素感测器/增益单元)中，使用具有MOS结构等(MOS晶体管)的活动装置构成像素，从而像素自身具有放大功能。具体的，存储在是光电变换装置的光电二极管内的信号电荷由该活动装置放大，并作为图像信息读出。
在X-Y寻址类型的固态图像感测装置内，例如，在二维矩阵内排列大量像素晶体管以构成像素区域。为每个行(行)或每个像素开始存储对应入射光的信号电荷。通过寻址(例如参考日本未审查的专利申请公开号11-239299，2001-069408，2001-298748，以及2003-031785)从每个像素顺序读取基于存储的信号电荷的电流或电压信号。例如，在30万像素的VGA格式中，每秒输出30幅(pieces)图像，在12MHz输出速率时它对人眼表现出平滑的动画。
并且，近年来，期望使用例如具有极多像素的图像感测装置以30幅每秒输出图像。在特定例子中，从具有3百万像素或3千万像素的固态图像感测设备以30幅每秒输出图像。而且，当要求高时间分辨率时，例如在汽车碰撞试验或监测棒球击球手击打棒球的冲击瞬间的情况中，每秒必须输出10万到1万幅图像。
在此，作为一种在低数据速率满足上述要求的方法，考虑增加输出终端，提供成百上千个输出终端并并行输出信号的方法。
然而，如果那样，输出终端的数目非常大，因此引起了多种问题。例如，固态图像感测设备的区域变得非常大(增加了成本)，由于输入终端的增加，下一级内的IC增大，实现困难，摄像机的小型化变得困难，如此多的输出终端的同步也很困难，并且因为同步困难，高时钟速率的输出也变得困难了。
作为改进这些问题的方法，考虑读取速度的增加。这样，例如，为从具有3百万或3千万像素的固态图像感测设备以每秒30幅输出图像，运行分别变为120MHz或1.2GHz。而且，当要求高时间分辨率时，例如，在输出1000到10000幅图像的情况中，提高读取速度是有效的。
然而，如果仅增加读取速度，可能发生例如功耗、噪声、不必要的辐射增加等问题。
发明内容
鉴于上述情况做出本发明。本发明的目的是提供一种固态图像感测装置，该装置解决至少以上问题之一，即功耗、噪声和不必要的辐射的增加，并能获得较高速度的输出。
为获得上述目的，根据本发明的一个方面，提供一种固态图像感测装置。该图像感测装置包括：像素区域，它具有用于产生信号电荷的电荷产生部分，以及输出和由电荷产生部分产生的信号电荷对应的模拟像素信号；AD转换部分，将从像素区域输出的像素信号转换为是数字数据的像素数据；高速时钟产生部分，产生高速时钟信号，该信号是具有比基本时钟信号频率高的脉冲信号，该基本时钟信号是和驱动像素区域的驱动脉冲信号对应的基本脉冲信号；以及数据输出部分，根据由高速时钟产生部分产生的高速时钟信号基于由AD转换部分转换为数字数据的像素数据向外输出预定输出数据。
根据本发明的另一方面，提供一种固态图像感测装置。该图像感测装置包括：包括用于根据入射光产生电荷的电荷产生部分的像素区域；以及AD转换部分，将从像素区域发送的模拟信号转换为数字信号，其中根据第一时钟信号驱动像素区域，以及根据具有比第一时钟信号频率高的频率的第二时钟信号输出来自AD转换部分的数字信号。
根据本发明的又一方面，提供一种摄像机。该摄像机包括：具有根据入射光产生电荷的电荷产生部分的像素区域；AD转换部分，将从像素区域发送的模拟信号转换为数字信号；以及光学系统，用于将入射光导向像素区域，其中根据第一时钟信号驱动该像素区域，以及根据具有比第一时钟信号频率高的频率的第二时钟信号输出来自AD转换部分的数字信号。
附图说明
图1是根据本发明实施例的CMOS固态图像感测设备的示意结构图；
图2A和2B是示出时钟转换部分和输出电路装置配置模式例子的解释图；
图3A，3B和3C是示出数据输出方法例子的定时图；
图4示出输出电路第一示例结构的变型的电路框图；
图5是示出在第一示例变型内的数据输出方法的定时图；
图6是示出输出电路第二示例结构的电路框图；
图7是示出第二示例输出电路变型的电路框图；
图8A和8B是用于第二示例输出电路不必要地辐射的改进效果的解释图；
图9是示出输出电路第三示例结构的电路框图；
图10是示出第三示例输出电路变型的电路框图；
图11是示出在第三示例及其变型中数据输出方法的定时图；
图12是示出第二和第三输出电路示例结构的组合示例结构的电路框图；
图13是示出另一个第二和第三输出电路示例结构的组合示例结构的电路框图；
图14A和14B是示出输出电路第四示例结构的电路框图；
图15是示出输出电路第五示例结构变型的电路框图；
图16是示出在第五例子中使用的选通信号产生部分的示例结构的电路框图；
图17是示出第五例子中数据输出方法的定时图；
图18是示出输出电路第六示例结构的电路框图；
图19是示出第六例子中数据输出方法的定时图；以及
图20是示出根据本发明实施例的固态图像感测装置(模块类型)或摄像机结构的示意图。
具体实施方式
在下面，参考附图给出本发明实施例的详细说明。在此，下面给出将本发明应用到CMOS图像感测装置情形的说明，CMOS图像感测装置是X-Y寻址类型固态图像感测设备的一个例子。而且，给出假定CMOS图像感测装置包括所有NMOS像素的说明。
固态图像感测设备的结构
图1是根据本发明实施例的CMOS固态图像感测设备的示意结构图。而且，图2A和2B是示出时钟转换部分和输出电路装置配置模式例子的解释图。而且，图3A，3B和3C是示出数据输出方法的定时图。
构成固态图像感测设备1，从而可将其应用到能拾取彩色图像的电子照相机。例如，在静态图像拾取模式，设定顺序读取所有像素的模式。
固态图像感测设备1具有像素区域，在该区域中，用于根据入射光量输出信号的包括光接收元件(电荷产生部分的一个例子)的多个像素以行和列(即以二维矩阵)排列。固态图像感测设备1是列类型，其中来自每个像素的信号输出是电压信号，为每个列配置CDS(相关双取样，correlated double sampling)处理部分和数字转换部分。
更具体的，如图1所示，固态图像感测设备1包括像素区域(图像感测部分)10，在该区域内以行和列排列多个单位像素3；在像素区域10外部配置的驱动控制部分7；和列处理部分26。驱动控制部分7包括，例如，水平扫描电路12，垂直扫描电路14，通信/定时产生部分20，以及时钟转换部分21，该部分是高速时钟产生部分的一个例子，并产生具有比输入时钟信号频率高的时钟频率的脉冲信号。
在图1中，为简明起见省略部分行和列。然而，在实际中，配置成千上万像素。而且，作为驱动控制部分7的其他组件，提供水平扫描电路12，垂直扫描电路14以及通信/定时产生部分20。驱动控制部分7的每个组件都和像素区域10一起使用与半导体集成电路制造技术相同的技术在单晶硅等的半导体区域整体成形，并构成为固态图像感测装置(图像拾取装置)，该装置是半导体系统的一个例子。
单位像素3分别通过垂直控制线15和垂直信号线19连接到垂直扫描电路14和列处理部分26，垂直扫描电路14用于选择垂直列，在列处理部分26内为每个列配置列AD电路。在此，垂直控制线15表示所有从垂直扫描电路14到像素的接线线路。
水平扫描电路12和垂直扫描电路14如下所述分别包括解码器，并响应来自通信/定时产生部分20的驱动脉冲开始移位操作(扫描)。因此，垂直控制线15包括用于驱动单位像素3的不同脉冲信号(例如，复位脉冲RST，变换脉冲TFR，以及DRN控制脉冲DRN)。
虽然在图中没有示出，通信/定时产生部分20包括提供每个部分操作所必需的时钟信号和预定定时脉冲信号的定时产生器TG(读地址控制器的一个例子)的功能块、以及接收用于操作模式等的输入时钟信号和命令数据的通信接口功能块，并输出包含固态图像感测设备1的信息的数据。例如，水平地址信号被提供给水平解码器12a，垂直地址信号被提供给垂直解码器14a，每个解码器12a和14a接收该信号以选择对应的行或列。
而且，在本实施例的通信/定时产生部分20中，具有和通过终端5a输入的输入时钟信号(主时钟)CLK0相同频率的时钟CLK1，具有输入时钟信号一半频率的时钟信号，以及具有进一步分频的低速时钟信号被提供给装置内的每个部分，例如，水平扫描电路12，垂直扫描电路14，列处理部分26或前级侧(front stage side)，即不是接近输出电路28的输出终端5c的信号处理系统的一侧。在下面，将具有二分频的时钟信号以及具有进一步分频的时钟信号统称为低速时钟CLK2。
垂直扫描电路14选择像素区域的一行，并提供必需的脉冲信号到该行。例如，垂直扫描电路14具有垂直解码器14a，用于指定(选择像素区域10的一行)垂直方向的读取行，以及垂直驱动电路14b，用于为在由用于驱动的垂直解码器14a指定的读取地址(行方向)上的单位像素3提供脉冲信号到控制线。这样，垂直解码器14a除了读取信号的行外选择用于电子快门的一行。
水平扫描电路12与低速时钟同步地依顺序选择列处理部分26的列AD电路，并将该信号导向水平信号线18。例如，水平扫描电路12具有水平解码器12a，用于指定(选择列处理部分26内的单个列电路)水平方向的读取列，以及水平驱动电路12b，用于将列处理部分26的每个信号根据由水平解码器12a指定的读取地址导向水平信号线18。这样，水平信号线18配置，例如用于由列AD电路处理的n(n是正整数)比特数目，例如，给定10(＝n)比特，对应比特数目配置10条线。
时钟转换部分
时钟转换部分21包括产生比输入时钟频率速度高的时钟频率的脉冲信号的乘法电路。时钟转换部分21从通信/定时产生部分20接收低速时钟信号CLK2，并根据该信号产生具有两倍或更高倍频率的时钟信号。在下面，所有具有低速时钟CLK2两倍或更高倍频率的时钟信号都被称为高速时钟信号。在此，更具体的，通过加上参考代码CLK3，该信号被称为高速时钟信号CLK3。时钟转换部分21提供从通信/定时产生部分20接收的低速时钟CLK2，以及由时钟转换部分21产生的高速时钟信号CLK3到输出电路28，该电路是数据输出部分的一个例子。
在此，假定高速时钟信号CLK3是低速时钟CLK2的两倍或更高倍频率。然而，并不限于整数倍，可以使用不是整数倍的其他倍数。注意到从数据连接观点，优选的将该值设定为整数倍。
优选的允许通过经通信/定时产生部分20的外部命令改变高速时钟信号CLK3的频率，该部分执行和外界的通信功能。在此例子中，优选的，频率转换命令P3能根据操作模式自动切换，例如，静态图像感测模式，活动感测模式或附加的读取模式。例如，优选的，由时钟转换部分21产生的高速时钟信号CLK3应当由从装置外的中央控制部分接收操作模式命令并结合该操作模式发布频率切换命令P3到时钟转换部分21的通信/定时产生部分20切换。
可选的，从装置之外的中央控制部分发布的用于时钟转换部分21的频率切换命令P3独立于操作模式(实际上直接)进行通知，因此可由该通知自动进行频率切换。这样，在根据本实施例的结构的例子中，在通信/定时产生部分20配置和外界的通信功能，因此通过通信/定时产生部分20将频率切换命令P3通知给时钟转换部分21。注意到该结构并不限于此。该结构可以是通过具有和外界通信功能的时钟转换部分21，时钟转换部分21直接和外界通信。
这样，时钟转换部分21可配置在TG块(图中未示出)内。然而，时钟转换部分21和其中的高速时钟信号CLK3的接线线路使得噪声出现，因此优选的是时钟转换部分21和输出电路28各自单独设计，并在装置的输出侧相邻配置。这样，如图2A所示，优选的每个部分的边界部分应当被划分为形状近似矩形，因此两个部分应当相邻配置，之间不留空隙。
而且，进一步希望设计该装置从而将时钟转换部分21和输出电路28集成为配置在输出侧的一个方块。通过将两个部分实际配置为一个单元，例如，不象在如图2B所示，其中每个部分是混绕在一起的状态那样，两个边界部分都可被确定，获得了以最小距离连接具有接近关系的信号的优点。
对于时钟转换部分21的乘法电路，假定k1是低速时钟CLK2频率的倍数，应当提供k1-乘法电路，因此可以使用已知的多种技术。例如，日本未审查的专利申请公开号2003-8435，日本已审查专利申请公开号3360667，第6和7段，如在图10中公开的技术，可使用采用PLL(锁相环)的PLL频率合成器的电路技术。通过使用PLL方法，高速时钟信号CLK3和低速时钟CLK2可以是相位锁定的。而且，不仅仅是使用PLL的方法，在日本已审查专利申请公开号3366223内描述的已知电路技术也可被使用。
可选的，如在“频率乘法电路说明[在线][2003年6月20日检索]互联网<URL：http：//www.nakaco.co.jp/technical/freqmultiplier.pdf>”内描述的，可使用采用带通滤波器重复放大的模式的电路技术。通过使用此方法，根据作为初始振荡的低速时钟CLK2，可以覆盖到倍乘高速时钟信号CLK3的范围的所有频率。而且，可以获得具有较少噪声并和PLL电路相乘方法比较相对纯净的高速时钟信号。
在固态图像感测设备1中，从单元像素3输出的像素信号经过垂直信号线19被提供给每个垂直列的列处理部分26的列AD电路。列处理部分26的列AD电路接收用于一列的像素信号，并处理该信号。例如，列AD电路根据两个采样脉冲，从通信/定时产生部分20给出的采样脉冲SHP和采样脉冲SHD执行处理以获得通过垂直信号线19输入的电压模式的像素信号和紧跟在像素复位之后的信号电平(噪声电平)之间的信号电平差。从而消除被称为固定模式噪声(FPN)或复位噪声的噪声信号分量。这样，可在列处理部分26的后面级提供具有信号放大功能等的AGC(自动增益控制)电路，等等，它必须在与列处理部分26一样的半导体区域中。
而且，每个列AD电路具有ADC(模拟数字转换器)电路，该电路使用例如低速时钟CLK2将处理后的模拟信号转换为10比特数字数据。在此，数字化像素数据通过水平选择开关被传输到水平信号线18，并进一部被输入到输出电路28，该水平选择开关由来自水平扫描电路12的在图中示出的水平选择信号驱动。在这一方面，10比特是一个例子，可以使用其它数目的比特，例如少于10比特(例如8比特)或超过10个比特的比特数目(例如14比特)。
而且，为每个列电路提供AD转换功能，从而为每个垂直列将数据转换为数字数据。然而，该AD转换功能不仅可在列电路部分提供，还可在其它部分提供。例如，可以使用在其内为像素区域(提供乘法功能)的每个像素单独提供AD转换功能的结构。可选的，可以输出模拟像素信号到水平信号线18，此后执行AD转换，从而传送数据到输出电路28。
在任何一种结构中，用于每行的每垂直列的像素信号从像素区域10被顺序输出，在像素区域中作为电荷产生部分的光接收元件排列在矩阵中。对应其内排列光接收元件的像素区域10的一幅图像，即一帧图像，由全部像素区域10的一组像素信号代表。
输出电路第一例子
在此，在第一例子的输出电路28中，使用低速时钟CLK2和时钟转换部分21提供的高速时钟信号CLK3，或时钟信号CLK1和来自通信/定时产生部分20的其他脉冲信号P1缓存来自水平信号线18的像素数据D0，并将该数据向外输出为视频(图像拾取)数据D1。这样，如下所述，在执行例如黑色电平调整，列差值校正，信号放大，色彩关系处理，信号压缩处理等之后输出视频数据D1。
当根据高速时钟信号CLK3输出数据时，首先，输出电路28从列处理部分26提取像素数据(例如10比特数据)，作为和低速时钟CLK2同步的并行数据。此后，如图3A所示，输出电路28将数据转换为和高速时钟信号CLK3上升沿或下降沿(图中为上升沿)同步的串行格式数据。对于将并行格式数据转换为串行格式数据(在下面，称为并串转换)的电路结构，可以使用已知的并串转换电路。而且，如下所述，可以使用和开关部分(switching part)284相同的结构。
在此，假定对于低速时钟CLK2的每个周期由n比特/并行代表的像素数据D0从列处理部分26的每个列AD电路输出，以被信号处理部分282提取，则高速时钟信号CLK3必须具有足够高的频率以将该数据在同一时间周期内转换为串行格式数据。具体的，该频率必须至少是比特数目的倍数，即，低速时钟CLK2频率的n倍(在此例子中n＝10)或更高。不必具有不需要的非常高的频率。在此，如图3A，3B和3C所示，假定高速时钟信号CLK3的频率是低速时钟CLK2的10倍。
而且，输出电路28优选的具有高速时钟信号输出功能，除了从输出终端5c输出视频数据D1的功能之外，该高速时钟信号输出功能从数据终端之外的终端输出由时钟转换部分21产生的高速时钟信号CLK3。例如，图像拾取数据D0或视频数据D1的比特数据从终端5c顺序输出作为与上升沿同步的串行格式数据，此时使用的高速时钟信号CLK3从终端5d输出。并且，考虑到视频数据D1的延迟输出高速时钟信号CLK3。考虑到延迟意思是保持串行格式的视频数据D1的每个比特的数据切换位置，从而和高速时钟信号CLK3的每个边沿具有恒定关系(例如具有相同位置)。这与下面是相同的。
这样，通过使用如输入时钟CLK0的低频以低速操作像素区域10和列处理部分26，并以高速仅操作输出电路28，能够将运行在高速的电路部分限制在最小范围，从而降低了功耗。而且，从为其提供输入时钟CLK0的前级电路或IC(集成电路)到固态图像感测设备1的连接变得容易。
此外，在此实施例中，时钟转换部分21配置在输出电路28的附近，该输出电路执行要求高速时钟信号CLK3的并串转换功能，高速时钟信号CLK3在输出电路28的附近产生。因此不必连线高速线，能防止噪声对像素区域10和列处理部分26操作的影响。而且，由于无需连线高速线，可在输出电路28附近保持高速线，解决了不必要辐射的问题。例如，降低了在视频数据D1上的不必要辐射而引起噪声的干扰。
使用具有此种结构的CMOS-感测器类型的固态图像感测设备1，通过在低频操作像素区域和列电路并且之后在输出部分使用高速时钟信号执行并串转换，能够在输出部分用几个终端执行高速操作。从而可以防止功耗的增加，并减少噪声。而且，由于从外界到图像拾取装置的的输入时钟信号是低频的，从前级到CMOS感测器的损失维持在较小，抑制了不必要的辐射。因此，能生产可靠的和便宜的小型摄像机(动画，静态图像)。
例如，在VGA(大约30万像素)固态图像感测装置中，假定输入时钟频率是24MHz，除了输出电路28之外的电路运行在12MHz或24MHz(低速时钟)，使用来自输出电路28的信号输出终端5c的120MHz高速时钟信号CLK3，10比特视频数据D1以30fps(帧/秒)的帧速率串行输出。
由于图像感测装置的大部分都运行在12MHz，即使输出速率是120MHz，对功耗也没有什么影响。通常，固态图像感测设备是非常精确并对1毫伏或更低的噪声十分敏感的模拟电路。同时，特别的，接收光并保持光电转换电荷一段时间，输出电荷的像素必须在VGA级别中大约3百万幅中，以及在这些级别(in these orders)中的几兆像素中的成百万幅中具有均匀特性。对于和像素数目相比具有较少部分，即成百或成千部分的列处理部分26也需要以而且方式保持该精确性。
相应的，像素区域10和列处理部分26必须尽可能降低频率以减少白噪声，并尽可能运行在低频以减少依据位置而定的脉冲延迟的不规则性等。此外，作为预期的输出图像信息，必须以每秒几十至几千幅输出几十万到百万像素×10比特的图像。此外，为在例如移动电话、PDA(个人数字助理)的小型设备上安装这些部件，要求生产尽可能小、尽可能便宜以及尽可能可靠的部件。因此需要减少输出终端的数目，到下一级LSI的连接负载需要较小。
在此，固态图像感测设备和外界通信从而切换输出模式并进行确认。然而，和输出数据相比，此数据量非常小。在此种固态图像感测设备中，其中接收低频作为输入时钟、像素区域10和列处理部分26都运行在低频、并仅输出电路28运行在高频的本实施例的结构是非常有效的。
这样，除了视频数据D1之外，考虑到来自视频数据D1的延迟高速时钟信号CLK3还从除了数据输出终端(在此实施例中5c)之外的终端(在此实施例中5d)输出，因此在装置外部的数据接收侧可以提取和高速时钟信号CLK3同步的视频数据D1，因此防止了错误。
这样，当高速时钟信号CLK3和视频数据D1一起输出时，限制高速时钟信号CLK3抖动的指标放松了。因此可将PLL做成小型的。然而，为防止抖动的影响，优选的在处理模拟信号的部分不使用高速时钟信号CLK3，例如像素区域10和列处理部分26。
这样，以和通信领域使用的相同方式，通过采用其中使用串行格式数据并在数据内嵌入时钟(例如作为同步信号)的数据模式，视频数据D1和高速时钟信号CLK3实际可从公共终端输出。因此可以减少接口终端和接线线路。
而且，除了输出高速时钟信号CLK3之外，如图3B所示，从除了视频数据D1和高速时钟信号CLK3的终端5c和5d之外的终端5e可以输出表示一个像素数据的分隔符的边界数据P2作为比高速时钟信号CLK3频率低的数据。例如，在此实施例中，具有和低速时钟CLK2相同频率，表示10比特视频数据D1的开始或结束的时钟作为边界数据P2输出。
这是因为当输出串行格式数据时，如果在接收端没有正确认出一个像素的数据分隔符，自然不能再现正确图像。当使用几十MHz数据速率时，有很小可能会造成错误。然而，速度越高越复杂。因此优选的含有识别信息以防止错误。即，当频率低时，由于可以不使用边界数据P2获得接收侧的跟踪特性，因此可以正确识别串行格式数据内的一个像素数据。然而，当频率高时，由于数据再现的不稳定，对一个像素数据定界时出错的可能性增加。此外，如果发生错误，在随后的像素中会继续该错误。因此影响巨大，从而使用频率低于高速时钟信号CLK3的频率的边界数据P2是十分有效的。
这样，边界数据P2可在任何部分产生，例如，在通信/定时产生部分20的TG块内，时钟转换部分21或下面说明的信号处理部分282。而且，在图3B中，它的负荷(＝一个高电平周期/一个周期)被设定为50％，边界数据实际是具有和低频时钟CLK2相反极性的数据。然而，不限于此，如图3C所示，可将负荷改变为与50％不同的数值。
输出电路第一例子的变型
图4是示出输出电路第一示例结构的变型的电路框图。在此，仅示出输出缓存器周围。而且，图5是示出在此变型中数据输出方法的定时图。该变型具有其中用于n比特的串行格式输出数据和高速时钟信号CLK3分别从两个输出终端差动(differentially)输出的特征结构。
相应的，如图5所示，输出电路28的输出缓冲器286具有差动转换部分功能，该部分基于由具有并串转换部分的开关部分284产生的、用串行格式表示的n比特(在此例子中，10)视频数据D1、将接收数据转换为差动格式的数据，该差动格式的数据包括具有与视频数据D1相同极性的标准视频数据D1P以及具有相反极性的反相视频数据D1N。具有差动转换部分功能的输出缓冲器286具有输出终端5cP，用于向外输出标准的视频数据D1P，以及输出终端5cN，用于向外输出反相视频数据D1N。输出缓冲器分别从对应的两个输出终端5cP和5cN向外输出标准视频数据D1P和反相视频数据D1N的差动输出。
以同样的方式，不同于输出缓冲器286的输出缓冲器288具有差动转换部分功能，该部分将接收的数据转换为差动格式数据，该差动格式数据包括具有与经开关部分284接收的高速时钟信号CLK3极性相同的标准高速时钟信号CLK3P，以及具有相反极性的反相高速时钟信号CLK3N。输出缓冲器288具有输出终端5dP，用于向外输出标准高速时钟信号CLK3P，以及输出终端5dN，用于向外输出反相高速时钟信号CLK3N。然后输出缓冲器288从对应的两个输出终端5dP和5dn考虑到视频数据D1的延迟输出经开关部分284输入的高速时钟信号CLK3以及考虑到反相视频数据D1N的延迟输出反相高速时钟信号CLK3N，分别作为高速时钟信号CLK3和反相高速时钟信号CLK3N的差动输出。
当以此方式在高速时钟频率执行数据输出时，除了如图3A，3B和3C所示使用高速时钟的上升沿或下降沿的输出方法外，可以使用如图5所示的高速时钟信号CLK3的上升沿和下降沿。从而，可以实际上在原始频率两倍的频率(输出速率的两倍)上输出。相反，当使用相同的输出速率时，该频率可以是高速时钟信号CLK3频率的一半。
这样，考虑视频数据D1P和D1N的延迟，每个差动输出从与数据输出终端(在此例子中是5cP和5cN)不同的终端(在此例子中是5dP和5dN)输出。因此，能在装置外部的数据接收侧和对应的高速时钟信号CLK3P和CLK3N同步地提取用于任意差动输出的视频数据D1P和D1N，从而防止了错误。
输出电路第二例子
图6是示出输出电路第二示例结构的电路框图。而且，图7是示出第二例输出电路变型的电路框图。在此，图6示出到差动输出的应用，图7示出到单个输出的应用。而且，图8A和8B是用于第二例的输出电路28的不必要的辐射的改进效果的示例框图。
图6示出的第二例的输出电路28具有包含有数字信号处理部分以及使用差动输出的特性。相比而言，图7示出的第二例的变型包含有和第二例相同的数字信号处理部分，然而，和第二例的不同之处在于使用单个输出。下面，给出详细说明。
图6示出的第二例的输出电路28具有对从水平信号线18输入的10比特数字数据D0执行处理的信号处理部分282、开关部分284、以及输出缓冲器286和288。
信号处理部分282从通信/定时产生部分20的TG块接收预定数据输入，以及来自时钟转换部分21的低速时钟CLK2。而且，开关部分284接收来自时钟转换部分21的高速时钟信号CLK3的输入。
信号处理部分282和低速时钟CLK2同步的从10条水平信号线18并行提取像素数据D0。这和第一例的输出电路28是相同的。信号处理部分282使用例如相同的低速时钟CLK2对提取的数据D0执行黑色电平调整，列差值校正，信号放大，色彩关系处理，信号压缩处理等。然后信号处理部分282为每个比特输入处理的10比特数据D1到开关部分284的不同输入终端。
开关部分284包括多路复用器(多输入和一个输出开关；省略了细节)，来自信号处理部分282的并行格式数据各自被输入到多路复用器的多个输入终端284a的每一个中。选择输入到多个输入终端284a的每个数据的任意之一以从输出终端284b输出。来自时钟转换部分21的高速时钟信号CLK3作为切换命令被输入到多路复用器的控制终端284c。通过使用具有此种结构的多路复用器，能用简单的电路结构实现并行-串行转换。
具有此种结构的开关部分284使用高速时钟信号CLK3作为切换命令、根据预定顺序从由单个终端输入的10比特中选择每一个比特以从输出终端248b输出。因此开关部分284将并行数据转换为串行格式数据(在下文中，指的是并-串转换)。然后开关部分284将并-串转换之后的视频数据D1导向数据输出缓冲器286。而且，开关转换部分284将在并-串转换中使用的高速时钟信号CLK3导向时钟输出缓冲器288。
输出缓冲器286和288具有和第一例的变型相同方式的差动转换部分功能。例如，输出缓冲器286分别从对应的两个输出终端5cP、5cN向外输出标准视频数据D1P和反相视频数据D1N的差动输出。以同样的方式，输出缓冲器288分别从对应的两个输出终端5dP和5dN考虑视频数据D1的延迟和反相视频数据D1N的延迟，输出高速时钟信号CLK3和反相高速时钟信号CLK3N作为高速时钟信号CLK3和反相高速时钟信号CLK3N的差动输出。
例如，以和第一例相同的方式，在VGA(大约30万像素)固态图像监测装置中，假定输入时钟的频率是24MHz，除了输出电路28之外的电路运行在12MHz或24MHz(低速时钟)，使用来自输出电路28的两个差动输出终端5cP和5cN的120MHz高速时钟信号CLK3，10比特视频数据D1以30fps(帧/秒)的帧速率串行输出。
这样，图7所示第二例的变型仅在输出缓冲器286和288是单个输出这一点不同，因此省略对它的电路结构和操作的描述。
以和第一例相同的方式，在图6所示第二例的输出电路28中，和低速时钟CLK2同步地执行到输出电路28的数据输入。另一方面，和高速时钟信号CLK3同步执行视频数据D1的输出。而且，以和第一例相同的方式，也输出高速时钟信号。因此，虽然存在是单个输出还是差动输出的差别，在第二例的输出电路28中，基本可以获得和上述第一例相同的效果。
而且，在图6所示第二例的输出电路28中，可以获得由于差动输出的特定效果。即，在脉冲波形内的异常分量，例如钝度(dullness)、阻尼振荡等易于随着信号速度的增加而发生。在使用任一个输出的单个输出中，该输出直接遭受该影响。相反，通过使用差动输出，能使用两个差动输出再现波形，从而改进了抗噪性。这并不限于数据D1，对于高速时钟信号CLK3也是相同的。因此，采用差动输出的第二例，具有比第一例的结构更能应付更高频率的结构。相反，对于中速频率，使用采用单个输出的第一例是足够的。
而且，对于第二例的结构，能使用在其内采用电流模式差动接口的结构(LVDS：低电压差动信令)。这样，利于克服抗噪性和不必要的辐射问题。例如，作为图7所示第二例的变型当采用电流模式单个输出的接口时，在第一例结构中，如图8A所示，电流在发射侧的输出电路28和下一级电路以及接收侧的下一级IC之间来回流动(定时不同时)。因此，每次都发生造成不必要辐射的电磁场，影响外围电路和固态图像感测设备1的外部。
相反，当如在第二例结构中所示的采用使用标准数据P和反相数据N的电流模式差动输出的结构时，如图8B所示，虽然电流在发送侧的输出电路28和下一级电路以及接收侧的下一级IC之间来回流动，定时总是同时的，因此在相互相反的方向出现电磁场。因此产生的电磁场互相抵消。因此总的来说认为不出现导致不必要的辐射的电磁场。在这一点上，为增强这些效果，采用输出电路28和外部电路之间的接口，在外部电路内两个差动输出线相互靠近。为此目的，例如，应使用具有双绞线结构的连接线。
输出电路第三例
图9是例示输出电路第三例结构的电路框图。而且，图10是例示第三例的输出电路的变型的电路框图。在此，图10例示对差动输出的应用，图11例示对单个输出的应用。而且，图11是示出在第三例及其变型内的数据输出方法的定时图。
在此，以和第二例相同的方式，图9所示第三例的输出电路28具有内含数字信号处理部分并使用差动输出的特征。而且，在列处理部分26中，可同时为m列(m是2或更大的正整数)输出n(n是正整数)比特数据。比较而言，图10所示第三例的变型内含数字信号处理部分，使用差动输出，并和第三例相同，可以同时输出在列处理部分26中的用于m列的数据。然而，和第三例不同的是以和第二例的变型相同的方式使用单个输出。在下面给出详细说明。
在此，作为特定例子，示出包括40条水平信号线18的情况的例子，从而同时为4(＝m)列输出10(＝n)比特列AD电路的数据。在此例子中，总计40比特的像素数据D0在信号处理部分282进行信号处理，4段10比特数据被输入到开关部分284。
以和第二例相同的方式，开关部分284包括未在图中示出的多路复用器。开关部分284使用频率为低速时钟CLK2频率的m倍的高速时钟信号CLK4对于第一到第九比特、将m段数据转换为串行格式数据(下面也称为并-串转换)。
在此例子中，如图11所示，输出电路28的开关部分284将4段数据的每个双稳态电路转换为和高速时钟信号CLK4(图中是上升沿)上升沿或下降沿同步的串行格式数据。对于每个第一到第九比特，开关部分284将并-串转换之后的D1引导到各个数据输出缓冲器286-0到286-9。而且，开关部分284将在并-串转换中使用的高速时钟信号CLK4引导到时钟输出缓冲器288。
输出缓冲器286-0到286-9根据输入像素数据D1的每个比特从对应的两个输出终端5cP和5cN输出视频数据D1和反相视频数据D1N的差动输出。以相同的方式，输出缓冲器288，而不是输出缓冲器286，考虑到延迟，根据输入高速时钟信号CLK4，从对应的两个输出终端5dP和5dN输出高速时钟信号CLK4和反相高速时钟信号CLK4N。
在这一点上，图10所示第三例的变型的不同仅在于输出缓冲器286-0到286-9以及288是单个输出，因此省略其电路结构和操作的描述。
以此方式，当输出电路28具有用于处理和m个垂直列数据对应的数据的结构时，即，多个像素，首先接收和多个像素对应的数据的信号处理部分282使用低速时钟CLK2并行处理多个像素(在本例中是四个像素)。开关部分284使用频率是低速时钟CLK2频率的m倍的高速时钟信号CLK4、顺序选择对应来自信号处理部分282的数据输出上的一个像素的每个信号，并以高速输出。因此使得输出数据变为高速的并-串转换部分可在最接近数据输出(在先前例子中，开关部分284或输出缓冲器286-0到286-9，以及288)的地方配置。因而，在第三例及其变型中，可以获得和第一以及第二例结构相同的效果。
第二和第三输出电路的组合
图12和图13是例示第二和第三输出电路示例结构的组合示例结构的电路框图。在两个结构中，为转换到串行格式数据的部分提供两级开关部分248a和248b。然而，在图12和图13中的角色是不同的。在这一点上，在图12和13中以和第二和第三例相同的方式采用差动输出结构。然而，可以和第二以及第三例变型的相同方式采用单个输出。下面给出详细说明。
图12的例子特征在于，以和第三例相同的方式，首先，使用开关部分284a中的高速时钟信号CLK4对于每个比特将m列数据被转换为串行格式数据，然后使用开关部分284b中的高速时钟信号CLK5应用第二例的结构，进一步将该n比特并行数据转换为串行格式数据。在开关部分284b内用于将n比特并行数据转换为串行格式数据的高速时钟信号CLK5的频率是高速时钟信号CLK4频率的n倍，即，是低速时钟CLK2频率的m×n倍，在该例中是4×10＝40。
比较而言，图13的例子的特征在于，以和第三例相同的方式，首先，应用第二例，使用开关部分284a的高速时钟信号CLK3在列处理部分26中对于每个m列的n比特将并行数据转换为串行格式数据，接着使用在开关部分284b中的高速时钟信号CLK6应用第三例，进一步将m-列数据转换为串行格式数据。在开关部分284b内用于转换m-列数据为串行格式数据的高速时钟信号CLK6的频率是高速时钟信号CLK3的频率的m倍，即，是低速时钟CLK2的频率的n×m倍，在该例中是4×10＝40。
以此种配置，当输出电路28具有一起处理m垂直列数据的结构时，通过对于全部m幅将原始的并行数据转换串行格式数据，能够比第三例及其变型减少更多的数据输出终端。而且，使得输出数据变为高速的并-串转换部分可在最接近数据输出(在先前例子中，开关部分284或输出缓冲器286-0到286-9，以及288)的地方配置。这样做，可以获得和第一到第三例结构相同的效果。
输出电路第四例
图14A和14B是例示输出电路28的第四示例结构的电路框图。图14A例示到差动输出的应用，图14B例示到单个输出的应用。通过对第二例的信号处理部分282添加某些改变产生第四例。在这一点上，可对第三例信号处理部分282添加相同的改变。
在此，在第二和第三例的信号处理部分282内，使用低速时钟CLK2执行数字信号处理。然而，第四例的输出电路28不同之处在于使用具有比低速时钟CLK2频率的两倍或更高倍高但低于高速时钟信号CLK3频率一半的较高频率的时钟信号(不限于一个，在下文中，一起称为中速时钟信号CLK7)执行信号处理。在这一点上，在此情况下，如图所示，信号处理部分282包括不仅使用中速时钟信号CLK7还使用低速时钟信号CLK2执行预定处理的功能部分。在这一点上，该中速时钟信号CLK7为频率是低速时钟信号CLK2的频率的2倍的信号，并且是本发明高速时钟信号的一个例子。
中速时钟信号CLK7应当由时钟转换部分21产生。也就是说，确定时钟转换部分21产生具有多个不同高于低速时钟CLK2的频率的频率的时钟信号(在此例子中是CLK3和CLK5)。对于在时钟转换部分21内产生具有比低速时钟CLK2频率高的频率的多个时钟的技术，可以和产生一个高速时钟信号CLK3的情况相同的方式，使用各种已知电路的乘法电路的方案。例如，假定k1和k2是低速时钟CLK2的倍数，应当提供k1-乘法电路和k2-乘法电路。在此，省略对其具体方案的说明。
在此，使用信号处理部分282内的低速时钟CLK2的信号处理内容包括对每一个像素信号执行简单加法，减法，乘法以及除法的处理，例如，数字增益控制，垂直线校正等。相比而言，使用中速时钟CLK7的信号处理内容包括要求参考多个像素信号的乘法计算的处理，例如，色彩关系处理，压缩处理等。
当在图像感测装置内提供由高速时钟信号CLK3操作的数字信号处理电路时，装置的功耗增加了。另一方面，如果在图像感测装置内不提供此种数字信号处理电路，在该电路外部配置类似电路。这样，整个摄像机的功耗和是否在装置内提供数字信号处理电路没有什么不同。有时在其中和像素信号的连接更加强有力的装置内执行该处理更加有效。第二例满足这一要求。
在此种情况下，注意到应当在由高速时钟信号CLK3操作的固态图像感测装置内提供数字信号处理电路，但如果在同一芯片内数字信号处理部分内产生的热量变大，则附近像素的暗电流增加，因此产生阴影。因此，在此，在固态图像感测装置内的信号处理部分282在处理目标范围内提取中速时钟CLK7的信号，使用具有高速时钟信号CLK3一半或更低频率的中速时钟CLK7而非高速时钟信号CLK3并没有任何不便。
也就是说，在第四例中，使用信号处理部分282而非从中输出数据的最终电路部分(在此例中为输出缓冲器286和288)、频率比低速时钟CLK2频率高的高速时钟信号CLK3(在此例中是中速时钟CLK7)。在这一点上，在此，信号频率限于具有比高速时钟信号CLK3的频率低的频率的中速时钟CLK7的范围。然而，不排除使用具有在上述每一个结构中所示的频率范围的高速时钟信号CLK3，或比信号处理部分282的高速时钟信号CLK3频率高的时钟信号。
输出电路第五例
图15是例示输出电路第五例结构的电路框图。在这一点上，在此，仅示出了差动输出的输出缓冲器临近部分。而且，图16是例示第五例中使用的选通信号产生部分的示例结构的电路框图。在这一点上，在此，示出差动输出之一。而且，图17是示例第五例中数据输出方法的定时图。第五例特征在于，通过在时钟和串行格式n比特输出数据之间执行异或操作，输出能再现该时钟的选通数据STB。
假定代替高速时钟信号CLK3使用该选通数据STB。也就是说，选通数据STB从终端5d输出。在此，假定选通数据STB是在视频数据D1不反相的定时反相的信号。
由信号处理部分282或在输出缓冲器290前级的开关部分284产生选通信号STB。通过输出缓冲器290以和输出缓冲器286相同的方式向外输出该信号。例如，作为在信号串行化之后提供选通信号产生部分情况的例子，应当使用如图16所示的电路结构。
在选通信号产生部分300，并-串转换数据在D触发器312内由高速时钟信号CLK3延迟一个时钟，在异或操作电路(NXOR)314内执行异或运算，然后将该信号输入到T触发器316，从而产生选通数据STB。
此时，D触发器312和T触发器316(和下降沿同步)通过如图所示使用高速时钟信号CLK3的边沿防止错误。因此，通过经D触发器306(和下降沿同步)传送串行数据调节了半个时钟延迟。
然后通过经D触发器308(和上升沿同步)和318(和下降沿同步)传送该串行数据和选通数据STB，将其调整为具有相同相位，上述触发器分别由不同边沿操作。
从D触发器308和318的标准终端Q输出的每个标准数据DIP和STBP分别经输出缓冲器286和290从标准终端5cP和5dP向外输出。而且，从D触发器308和318的反相终端QN输出的每个标准数据DIN和STBN分别经输出缓冲器286和290从反相终端5cN和5dN向外输出。
如从图5所理解的，当正常输出高速时钟信号CLK3时，可能发生高速时钟信号CLK3和视频数据D1同时倒相的定时。当它们两个都倒相时，加在装置输出上的负载变为两个负载，并且定时依赖于视频数据D1，因此定时不是恒定的。
相比而言，如从图17中所理解的，当使用选通数据STB时，或者是视频数据D1P或者是选通数据STBP倒相，或者是视频数据D1N或者是选通数据STBN倒相。在每个时钟定时加在装置输出上的负载是一半，因此恒定。而且，通过在选通数据STB和视频数据D1之间执行异或操作，可通过配置在输出电路28后一级或下一级IC的电路块再现高速时钟信号CLK3。
在这一点上，在此，示出了到差动输出的应用。然而，通过改变其中对每个视频数据D1和选通数据STB，或者使用标准信号，或者使用倒相信号的结构能以和第一例相同的方式应付单个输出。
输出电路第六例
图18是例示输出电路第六示例结构的电路框图。在这一点上，在此，仅示出单个输出的输出缓冲器临近部分。而且，图19是例示第六例中数据输出方法的定时图。第六例特征在于，充分获得用于像素数据输出的高速时钟信号的频率，通过剩余部分输出其他信息。
例如，如图3A，3B和3C所示，在前面的例子中，使用其频率是低速时钟CLK2频率比特数目倍的高速时钟信号CLK3，从而在和低速时钟CLK2一个周期的相同时间段内将并行数据转换为串行格式数据，信号处理部分282通过低速时钟CLK2提取由10比特/并行表示的像素数据。
相比而言，如图19所示，在第六例中，通过使得频率高于比特数目倍，首先，获得在串行格式数据中代表一个像素的数据的更多比特数(在此例中是10比特)作为数据分配部分。在此例中，通过使用频率是低速时钟CLK2频率的16倍的高速时钟信号CLK8，为每个单元获得总计16比特。期望的数据而非像素数据被分配给剩余部分(在下面，称为附加数据部分，在该例中是6比特)，从数据分配部分的一个单元中减去一个像素的比特数目，也就是说实际上为每个像素数据嵌入附加的数据。
例如，通过增加比高速时钟信号CLK3频率高的高速时钟信号的频率，输出不是从像素获得的信息的其他信息。迄今很小可能在例如几十MHz的数据速率上发生错误。然后，随着速度的增加，变得更复杂。因此优选地包含识别信息以防止错误。
由输出缓冲器292输出的边界数据P2被分配给视频数据D1的每个单元(在此例中是16比特)。如图19所示，可将其负载设定为50％，并且可以实际上是具有和低速时钟CLK2相反的极性的数据。可选的，如图3C所示其负载可变为不同于50％的数值。
分配给为6比特获得的附加数据部分的期望数据包括数据P4，该数据指示线的开始和结束(也就是说，该数据指示线的改变)，或数据P5，指示帧开始和结束(也就是说，该数据指示帧改变)。例如，如图18所示，开关部分284不仅从信号处理部分282获得视频数据D1的比特数据，而且获得数据P4和P5。然后开关部分284使用高速时钟信号CLK8将一个像素比特数据和数据P4、P5一起转换为串行格式数据，因此数据P4和P5作为附加数据被嵌入到像素数据中。
迄今为止，从固态图像感测设备的外部输入线的开始和帧的开始，固态图像感测设备的信号和它们同步输出。然而，在该实施例的结构中，获得此同步很困难，因为输出数据的频率非常高。因此优选的从固态图像感测设备重新输出指示线的开始和帧的开始的数据。此时，如果提供另一终端，终端数目增加。然而，如上所述，该输出可以在相同终端，因此终端数目不会增加。
而且，对于另一例子，当和本实施例一样，固态图像感测设备1用于彩色图像感测时，例如，色彩滤波器布置根据偶数列和奇数列而不同。因此，为防止在识别中的错误，考虑指示像素信号对应哪个色彩分离滤波器(色彩分量)的识别信息的分配。而且，当执行变薄(thinning-out)读取时，可能习惯于分配指示变薄操作跳过多少像素的信息，或是否具有或没有附加。这些信号具有检查增加高速输出的错误的角色。因此可以不增加终端就消除较高速度输出的障碍。
在任何速率，随频率增加，在线改变、帧改变或配置色彩滤波器上的错误发生的可能性增加了。此外，一旦出现错误，该错误继续到随后的数据，因此不能再现正常的图像。因此，该效果是巨大的，在每个像素数据内嵌入指示线或帧或色彩滤波器改变的数据是非常有效的。
在这一点上，在此，还输出边界数据P2。然而，可以不使用边界数据P2。而且，在此，每个数据和高速时钟信号CLK8的下降沿同步。然而，也可和上升沿同步。而且，示出了应用到单个输出方法的情况的例子。然而，对于每个视频数据D1和选通数据STB，可如在第一例的变型和其他结构例子中一样通过改变不仅使用标准信号而且使用反相信号的结构来处理差动输出。
在这一点上，根据本发明的固态图像感测设备可以是形成为一个芯片的固态图像感测设备，或形成为多个芯片集合的组合类型固态图像感测设备。当固态图像感测设备形成为多个芯片的集合时，例如，如图20所示，该设备可由用于拾取图像的感测器芯片、用于执行数字信号处理的信号处理芯片等单独形成，并可进一步包括光学系统。
而且，当将本发明应用到摄像机时，能保持整个摄像机的功耗为低，并获得优良的图像质量。
虽然以上使用实施例描述本发明，本发明的技术范围不限于以上在特定实施例中所阐明的范围。可对以上所述实施例作出不同改变和修改，而不背离本发明的精神和范围，应当认为所有这样的改变和修改都落入本发明的技术范围之内。
而且，上述实施例并不限制在附随的权利要求中所阐明的发明。而且，在实施例中所描述的特征的所有组合对于本发明的解决方案并不都是必需的。上述实施例包括本发明的多种阶段，并可从公开的多种组件的适当组合中提取出不同的发明。如果从实施例所示的所有组件中删除某些组件，只要能获得效果，可将没有这些组件的结构提取为一个发明。
例如，在上述实施例中，当使用高速时钟信号时，为减少噪声和不必要的辐射，示出了这样一种结构，在该结构中，时钟转换部分21配置在从中输出高速数据的图像感测装置部分(即，使用高速时钟信号的电路部分)的最邻近的地方(在先前例子中，为输出电路28)。然而，例如，如果仅注意功耗，当不考虑噪声和不必要的辐射时，时钟转换部分21可配置在另一地方。例如，能将时钟转换部分21配置在通信/定时产生部分20的附近，或可将时钟转换部分21设计成和通信/定时产生部分20集成在一起。
而且，作为仅在输出电路使用高速时钟信号的例子，示出了将整个一个像素或一个像素和附加数据一起转换为串行格式数据的例子。然而，该结构并不限于此。当根据像素数据的输出数据被输出到外部时，允许从比AD转换数字数据比特数目少的终端输出数据。例如，可将一个像素数据的一部分转换为串行格式数据，例如，将第S比特和第(2S-1)比特这两个比特转换。在此情况中，优点在于，输出电路高速运行，同时终端少于简单输出并行格式数据中所有比特的情况下的终端。
作为仅在输出电路使用高速时钟信号的例子，描述了串行化数据的例子。然而，高速时钟信号的使用不限于数据串行化。例如，高速时钟信号可用于需要多种高速计算和压缩处理的动作提取。
而且，当通过外部频率切换命令P3切换高速时钟信号的频率时，如果时钟转换部分21产生多个高速时钟信号，可以使用其中可对于每个频率通知切换指令的结构。
而且，作为能通过地址控制从个单位像素内任意选择和读取信号的固态图像感测设备，将作为例子说明了CMOS感测器，它包括通过接收光来产生信号电荷的像素区域。然而，信号电荷的产生不限于光，并可应用到通常的电磁波，例如，红外光，紫外光，或X射线。上述实施例可应用到包括像素区域的图像感测设备中，该像素区域具有接收电磁波，并根据其数量输出模拟信号的大量像素的阵列。