制造合并型半导体装置的方法 【技术领域】
本发明涉及一种合并型半导体装置，具体而言，涉及一种制造合并型半导体装置的方法，该合并型半导体装置包括一逻辑区、一I/O(输入/输出)区以及一高压区，该方法以如下方式来简化制造工艺：制作一氧化物膜以使每区的厚度不同，并且针对每区同时进行一临限电压控制离子注入工艺，而且省略光刻及蚀刻制造工艺。
背景技术
在现有技术中，会同时实施一具有DDD结构的高压装置、一执行低压驱动的逻辑装置以及一I/O装置，而导致该逻辑装置的特性降级。
将详细说明现有技术的问题。
为了形成高压装置的DDD结构，会在高温下长时间执行一扩散制造工艺。这会影响该逻辑装置及该I/O区。因此，为了避免扩散制造工艺会影响该逻辑区及该I/O区，需要增加光致抗蚀剂涂层及蚀刻制造工艺来封锁该逻辑区及该I/O区。这会导致增加步骤数目，进而增加制造成本。
将参考图1来说明根据现有技术的制造合并型半导体装置的方法的前述问题。
图1a到图1f显示根据现有技术的制造合并型半导体装置方法的制造工艺的断面图。
首先，藉由热氧化法或高压低温分解法(HLD)，在一硅基板100上形成一厚度为100至200的氧化物膜101。接着，涂布一光致抗蚀剂膜102，以便形成用于隔离装置的关键图案，接着将该光致抗蚀剂膜102图案化以展开一关键图案区。接连地藉由进行蚀刻制造工艺，以在该关键图案区中形成一预先决定的沟槽103。
接着如图1b所示，涂布一光致抗蚀剂膜104，接着展开一逻辑区(A)及一高压区(B)的一高压N型阱(下文中称为HNW)区，接着针对HNW区执行注入制造工艺。同时，根据该逻辑区(A)的驱动电压，藉由一光致抗蚀剂膜来封锁该逻辑区(A)就不会形成深接合。
继续如图1c所示，涂布一光致抗蚀剂膜105，接着展开该高压区(B)的一高压P型阱(下文中称为HPW)区，接着执行注入制造工艺。
如图1d所示，针对执行注入制造工艺后地结果材料执行扩散制造工艺来活化掺杂的离子，促使该HNW区及该HPW区变成深接合。
图1e显示图1d的结果材料某些部分移动的图式。如图所示，为了在该高压区(B)的该HPW区中形成一N型漂移区，因而形成一光致抗蚀剂图案106并且接着进行离子注入工艺。如图1f所示，为了在该高压区(B)的该HNW区中形成一P型漂移区，因而形成一光致抗蚀剂图案107并且接着进行离子注入工艺。
如图1g所示，针对该结果材料，进行扩散制造工艺以扩散该N型漂移区及该P型漂移区。
虽然图中未描绘，但是接着会进行光刻制造工艺，用以依序展开该高压区的NMOS区及PMOS区，并且进行一通道离子注入工艺以控制每区的临限电压。
如上文所述，现有技术需要两步骤的额外光刻及蚀刻制造工艺，以控制每区的临限电压。下文将解说详细原因。
一PMOS晶体管及一NMOS晶体管都具有一表面通道。金属半导体的功函数差值(＝ms)为N型硅上N+多硅的ms＝-{Eg/2q+fp}以及N型硅上P+多硅的ms＝{Eg/2q-fn}。此处，Eg表示能隙(energy band gap)，q表示单位电荷，而fp(fn)表示介于本质半导体(Intrinsic semiconductor)的费米能位(Fermi level)与杂质半导体的费米能位之间的电位差。
结果，藉由如下公式1而获得NMOS晶体管的临限电压及PMOS晶体管的临限电压：
公式1
NMOS(VTH)＝ms-2fp-|Qd/COX|＝-Eg/2q+fp+|Qd/COX|
PMOS(VTH)＝ms-2fn-|Qd/COX|＝Eg/2q-fn-|Qd/COX|
据此，根据如上的公式，因而产生介于该NMOS晶体管与该PMOS晶体管之间的临限电压差。换言之，该NMOS晶体管的临限电压变成极大于该PMOS晶体管的临限电压。由于该等两个区之间的临限电压差，造成为了控制每区的临限电压而注入该等区中的BF2离子浓度互不相同。为了以不同浓度来实行离子注入工艺，因而针对每区进行两步骤的额外光刻制造工艺，接着针对每区进行离子注入工艺。结果，增加光刻及蚀刻制造工艺中的步骤数目。
另外，在根据现有技术的制造合并型半导体装置的方法中，会进行光刻及蚀刻制造工艺以形成装置隔离的关键图案。
然而，在半导体装置制造程序中，随着光刻制造工艺步骤数目增加，生产成本也会增加，并且蚀刻制造工艺会附带光刻制造工艺。这会导致装置不合格，结果降低装置可靠度。
【发明内容】
本发明的设计系考虑到先前技术的问题，因此本发明的目的系提供一种制造合并型半导体装置的方法，该合并型半导体装置包括一逻辑区、一I/O区以及一高压区，该方法以如下方式来简化制造工艺：沉积一预先决定厚度的氧化物膜，形成多个接合区，同时制作该氧化物膜以使每区的厚度不同，并且进行一临限电压控制离子注入工艺，而不需要任何光刻或蚀刻制造工艺。
为了达成上文所述的目的，本发明提供一种制造合并型半导体装置的方法，该合并型半导体装置配备一逻辑区、一I/O区以及一高压区，该方法包括下列步骤：在一半导体基板上形成一氧化物膜；蚀刻一高压N型阱形成区的氧化物膜以及一关键图案区的氧化物膜以便具有一起始厚度，接着执行离子注入工艺；蚀刻该结果材料的一高压P型阱形成区的氧化物膜以便具有一第二厚度，接着执行离子注入工艺；针对执行离子注入工艺后的该结果材料进行热扩散，以扩散注入的离子；在该高压区中形成一N型漂移区及一P型漂移区；以及使用该第一厚度的氧化物膜及该第二厚度的氧化物膜当做一光掩模，以执行一通道离子注入工艺，而不需要任何额外的光刻制造工艺。
在本发明的制造合并型半导体装置的方法中，在该高压P型阱形成区的氧化物膜的蚀刻制造工艺期间，使用一蚀刻选择率来蚀刻该关键图案区中的氧化物膜以及该硅基板的多个部分，以便形成一沟槽。据此，由于不需要为了形成一关键图案而实行任何额外光刻制造工艺，而得以减少制造工艺步骤数目。
此外，在制造合并型半导体装置的方法中，在会该半导体基板形成一大厚度的起始氧化物膜，接着使该NMOS区的氧化物膜及该PMOS区的氧化物膜的厚度不同，然后实行通道离子注入工艺，藉以按照该等氧化物膜的不同厚度，促使每区的注入该半导体基板的离子浓度不同，以此方式实现按单一离子注入的临限电压控制，而不需要任何额外的光刻或蚀刻制造工艺。
【附图说明】
从前文中参考附图的具体实施例详细说明，将可明白本发明的其它目的及观点，其中：
图1a到图1g显示根据现有技术的制造合并型半导体装置方法的制造工艺的断面图；以及
图2a到图2g显示根据本发明的制造合并型半导体装置方法的制造工艺的断面图。
附图标号说明
200、100 硅基板
201、101 氧化物膜
PR1、PR2、PR3、 光致抗蚀剂膜(光致抗蚀剂图案)
PR4、102、104、
105
202 关键图案区
106、107 光致抗蚀剂图案
A 逻辑区
B 高压区
HNW 高压N型阱
HPW 高压P型阱
【具体实施方式】
下文中将参考附图来详细说明本发明的优选具体实施例。此外，下列具体实施例仅供解说用途，而不是限制本发明的范畴。
图2a到图2g显示根据本发明的制造合并型半导体装置方法的制造工艺的断面图。
首先，藉由热氧化法或高压低温分解法(HLD)，在一硅基板200上形成一厚度为120nm(奈米)的氧化物膜201。此时，本发明的特征为，会针对该氧化物膜进行后续蚀刻制造工艺，以减少用于临限电压控制的光刻制造工艺的步骤数目，然而，在现有技术中，则是沉积10至20nm的薄氧化物膜。因此，优选方式为为沉积厚的氧化物膜。
接着如图2b所示，在该半导体装置200上涂布一光致抗蚀剂膜(PR1)，接着将该光致抗蚀剂膜(PR1)图案化，以便展开一逻辑区、一I/O区、一高压区(V)的一高压N型阱(下文中称为HNW)区及一关键图案区202。此时，根据驱动电压，如果不需要深接合，则可能不会展开该逻辑区。
接着，使用该光致抗蚀剂图案(PR1)来蚀刻该HNW区的氧化物膜，促使维持一厚度为200的氧化物膜。此时，会同时蚀刻该关键图案区202的该氧化物膜201。接着使用该关键图案区202及该氧化物膜201当做一封锁膜，针对该HNW区进行磷(P)离子注入，然后去除该光致抗蚀剂膜。
继续如图2c所示，涂布一光致抗蚀剂图案(PR2)并且接着将的图案化，以便展开含该关键图案区的该HPW区。而且，使用该光致抗蚀剂图案(PR2)来蚀刻该HPW区的氧化物膜201至厚度为110nm，并且进行硼离子注入工艺。此时，会以氧化物膜对硅基板的蚀刻选择率来蚀刻该关键图案区202的该硅基板，以在该关键图案区中形成一浅沟槽隔离(STI)。
继续如图2d所示，针对进行离子注入工艺后的结果材料在高温下长时间热处理，以便藉由扩散来形成一深接合。例如，在1200℃温度下充分进行热扩散长达500分钟，以便形成一深接合。
图2e显示图2d的结果材料某些部分移动的图式。形成深接合后，如图所示，涂布一预先决定的光致抗蚀剂膜(PR3)，接着将其图案化以便展开该高压区的该HPW区的漂移区，然后进行离子注入工艺。而且如图2f所示，去除该光致抗蚀剂膜(PR3)，接着涂布一预先决定的光致抗蚀剂膜(PR4)，接着将之图案化以便展开该高压区的该HNW区，然后进行离子注入工艺。
如图2g所示，针对离子注入工艺后的该结果材料，进行退火处理以便形成一N型漂移区及一P型漂移区。
而且，不需要针对该结果材料执行光刻制造工艺，而是执行用于临限电压控制的信道离子注入工艺。此时，每区的厚度皆不同，所以即使不进行任何特殊光致抗蚀剂膜图案化制造工艺，仍然可针对每区进行不同的通道离子注入工艺。
根据本发明，由于该HNW是由一厚度为200的氧化物膜所形成，并且该HPW是由一厚度为100的氧化物膜所形成，因而即使使用低能量来进行BF2注入，然后能够满足每区所需的临限电压，而不需要进行任何特殊光刻制造工艺。此时，该逻辑区及该I/O区的临限电压的偏移不会0.5V，因此无关紧要。结果，只有为了形成深接合的离子注入工艺所进行的光刻制造工艺才会用来进行氧化物膜蚀刻制造工艺，并且得以控制每区的临限电压，而不需要任何额外的光刻或蚀刻制造工艺，藉以依据减少的制造工艺步骤数目而降低制造工艺成本。
从前文可得知，本发明可藉由省略额外的光刻制造工艺来简化制造工艺步骤数目并且降低制造工艺成本，为了控制实施高压晶体管所需的每区的临限电压才需要进行该额外的光刻制造工艺。结果，就生产量观点而论，本发明极为优秀。
另外，本发明的价值在于，藉由防止因额外光刻或蚀刻制造工艺所造成的装置图案缺陷，得以改良装置可靠度。