半导体存储器件和便携式电子装置 【技术领域】
本发明涉及到半导体存储器件和具有此半导体存储器件的便携式电子装置。更确切地说，本发明涉及到由各包括具有保持电荷功能的存储功能单元的场效应晶体管构成的半导体存储器件，以及涉及到具有这种半导体存储器件的便携式电子装置。
背景技术
作为常规非易失存储器的代表，下面来描述快速存储器(日本未经审查的专利申请HEI No.5(1993)-304277)。图2 6是示意剖面图，示出了快速存储器的一个例子。图26所示的是半导体衬底901、浮栅902、字线(控制栅)903、扩散层源线904、扩散层位线905、器件隔离区906、以及绝缘膜907。
此快速存储器具有浮栅，且根据浮栅中的电荷量而保持信息。在借助于安置各个存储单元而构成的存储单元阵列中，借助于选择特定的字线和特定的位线以及施加预定的电压，能够执行对所希望的存储单元的重新写入/读出操作。
图27曲线示意地示出了当快速存储器浮栅中的电荷量改变时的漏电流(Id)-栅电压(Vg)特性。当浮栅中的负电荷量增加时，阈值增大，且Id-Vg曲线沿Vg增加的方向几乎平行地移动。
在常规快速存储器中，浮栅存在于字线(栅电极)与沟道之间，为了防止电荷从浮栅泄漏，难以减小分隔浮栅与字线的绝缘膜的厚度以及分隔浮栅与沟道区的绝缘膜的厚度。结果，难以有效地减小栅绝缘膜地厚度，从而阻碍了存储单元尺寸的减小。
【发明内容】
考虑到这些问题而提出了本发明，本发明的目的是提供一种精巧的非易失存储器。
根据本发明的第一情况，提供了一种半导体存储器件，它包含：
经由栅绝缘膜形成在半导体层上的栅电极；
排列在栅电极下方的沟道区；
排列在沟道区二侧上且导电类型与沟道区相反的扩散区；以及
形成在栅电极二侧上且具有保持电荷的功能的存储功能单元，其中
各个扩散区具有：
排列成偏移于栅电极的高浓度杂质区；以及
排列成与高浓度杂质区相接触以便重叠栅电极的低浓度杂质区，且
当电压被施加到栅电极时，从一个扩散区流到另一个扩散区的电流量，根据保持在存储功能单元中的电荷量而被改变。
借助于将存储功能单元中的电荷量的改变转换成电流量，具有此结构的半导体存储器件能够借助于存储功能单元中的电荷量改变转换成电流量用作存储单元。由于形成在栅电极二侧上的二个存储功能单元独立于栅绝缘膜，故存储功能单元的存储功能和栅绝缘膜的晶体管工作功能被彼此分隔开。结果就容易减小栅绝缘膜的厚度和抑制短沟道效应同时保持足够的存储功能。
由于形成在栅电极二侧上的二个存储功能单元被彼此分隔开，故能够有效地抑制重新写入时出现的干扰。换言之，能够使二个存储功能单元之间的距离短。因此，能够实现可执行每个晶体管保持2位或更多位信息的操作且其尺寸容易减小的半导体存储器件。
而且，各个扩散区由高浓度杂质区和低浓度杂质区构成，且低浓度杂质区与栅电极重叠。因此，能够大幅度抑制存储单元读出特性的变化。
而且，在根据第一情况的半导体存储器件中，低浓度杂质区的杂质浓度能够被设定为每立方厘米1×1015～每立方厘米1×1018。
借助于如上所述设定杂质浓度范围，在稳定地形成低浓度杂质区的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
在根据第一情况的半导体存储器件中，低浓度杂质区的厚度能够被设定为1-50nm。
借助于如上所述设定厚度的范围，在防止扩散区电阻明显地增大和漏电流减小的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
根据本发明的第二情况，提供了一种半导体存储器件，它包括：
经由栅绝缘膜形成在半导体层上的栅电极；
排列在栅电极下方的沟道区；
排列在沟道区二侧上且导电类型与沟道区相反的扩散区；以及
形成在栅电极二侧上且具有保持电荷的功能的存储功能单元，其中
部分扩散区存在于高于栅绝缘膜与半导体层之间的界面的层面处，
扩散区与栅电极重叠，且
当电压被施加到栅电极时，从一个扩散区流到另一个扩散区的电流量，根据保持在存储功能单元中的电荷量而被改变。
上述结构也表现相似于根据第一情况的半导体存储器件的作用和效果。
而且，由于部分扩散区存在于高于栅绝缘膜与半导体层之间的界面的层面处，故在保持扩散区的电阻低的情况下，能够减小存储功能单元下方扩散区的厚度。于是，能够容易地提高存储效应。
在根据第二情况的半导体存储器件中，存在于高于栅绝缘膜与半导体层之间的界面的层面处的扩散区部分，能够由多晶半导体或非晶半导体组成。
利用多晶半导体或非晶半导体，薄的扩散区能够被容易地形成在存储功能单元下方。因此，能够容易地形成存储效应高的存储单元。
在根据第二情况的半导体存储器件中，存储功能单元下方扩散区的杂质浓度能够被设定为每立方厘米1×1015～每立方厘米1×1018。
借助于如上所述设定杂质浓度范围，在稳定地形成扩散区中在存储功能单元下方部分的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
在根据第二情况的半导体存储器件中，存储功能单元下方扩散区的厚度能够被设定为1-50nm。
借助于如上所述设定厚度的范围，在防止扩散区电阻明显地增大和漏电流减小的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
在根据第一和第二情况的半导体存储器件中，存储功能单元具有保持电荷的功能的膜，且具有保持电荷的功能的膜的表面能够被排列成几乎平行于栅绝缘膜的表面。
利用这种安排，能够减小存储单元的存储效应变化。结果，能够抑制存储单元的读出电流变化。而且，能够减小保持信息的存储单元中的特性变化，致使能够改善存储单元的信息保持特性。
此外，具有保持电荷的功能的膜能够被排列成几乎平行于栅电极的侧面。借助于如上所述来安排膜，提高了存储单元的重新写入速度，致使能够提高存储单元的重新写入操作。
作为变通，在根据第一和第二情况的半导体存储器件中，存储功能单元可以具有彼此分隔具有保持电荷的功能的膜与沟道区或半导体层的绝缘膜，且此绝缘膜可以比栅绝缘膜更薄，且厚度为0.8nm或以上。
利用这种结构，能够降低存储单元的写入操作和擦除操作电压，或能够以更高的速度来执行写入操作和擦除操作。由于提高了存储单元的存储效应，故能够提高存储器部分的读出速度。
在根据第一和第二情况的半导体存储器件中，存储功能单元可以具有彼此分隔具有保持电荷的功能的膜与沟道区或半导体层的绝缘膜，且此绝缘膜可以比栅绝缘膜更厚，且厚度为20nm或以下。
利用这种结构，改善了保持特性而不恶化存储单元的短沟道效应。结果，即使当存储单元以高集成密度被形成时，也能够得到足够的信息保持特性。
根据本发明，提供了一种包括根据第一和第二情况的半导体存储器件的便携式电子装置。提供的便携式电子装置能够具有改进了的功能和操作速度以及降低了的制造成本。
从以下的详细描述中，本申请的这些和其它的目的将变得更为明显。但应该理解的是，详细的描述和具体的例子虽然指出了本发明的优选实施方案，但仅仅是以说明的方式给出的，因为从这一详细描述中，本发明构思与范围内的各种改变和修正对于本技术领域的熟练人员来说是显而易见的。
【附图说明】
图1是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第一实施方案)；
图2是构成本发明的半导体存储器件的另一存储单元的主要部分的示意剖面图(第一实施方案)；
图3和4说明了构成本发明的半导体存储器件的存储单元的写入操作(第一实施方案)；
图5和6说明了构成本发明的半导体存储器件的存储单元的擦除操作(第一实施方案)；
图7说明了构成本发明的半导体存储器件的存储单元的读出操作(第一实施方案)；
图8是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第二实施方案)；
图9是图8中存储单元的主要部分的示意放大剖面图；
图10是图8中另一单元变形的存储单元的主要部分的示意放大剖面图；
图11示出了构成本发明的半导体存储器件的存储单元的电学特性(第二实施方案)；
图12是构成本发明的半导体存储器件的另一存储单元的主要部分的示意剖面图(第二实施方案)；
图13是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第三实施方案)；
图14是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第四实施方案)；
图15是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第五实施方案)；
图16是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第六实施方案)；
图17是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第七实施方案)；
图18是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第八实施方案)；
图19示出了构成本发明的半导体存储器件的存储单元的电学特性(第九实施方案)；
图20是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第十实施方案)；
图21曲线示出了具有图20结构的存储单元的存储效应模拟结果；
图22曲线示出了具有图8结构的存储单元的存储效应模拟结果；
图23是构成本发明的半导体存储器件的存储单元的主要部分的示意剖面图(第十一实施方案)；
图24A-24D说明了构成本发明的半导体存储器件的存储单元的制作步骤(第十一实施方案)；
图25是装配了本发明的半导体存储器件的便携式电子装置的示意方框图(第十二实施方案)；
图26是现有技术的快速存储器的主要部分的示意剖面图；
图27示出了现有技术快速存储器的电学特性。
【具体实施方式】
构成本发明的半导体存储器件的存储单元主要由半导体层、栅绝缘膜、栅电极、沟道区、扩散区、以及存储功能单元构成。此处，沟道区通常是导电类型与半导体层相同的一个区域，并表示栅电极下方的一个区域。扩散区表示导电类型与沟道区相反的一个区域。
具体地说，本发明的存储单元可以由作为扩散区的第一导电类型的二个区域、作为沟道区的第二导电类型的区域、横跨第一和第二导电类型区域边界排列的二个存储功能单元、以及经由栅绝缘膜提供的电极构成。
在本发明的半导体器件中，半导体层被形成在作为半导体层的半导体衬底上，最好被形成在形成于半导体衬底中的第一导电类型的阱区上。
对半导体衬底没有特别的限制，只要能够用于半导体器件即可，其一个例子包括由诸如硅、锗之类的元素半导体或诸如硅锗、GaAs、InGaAs、ZnSe、GaN之类的化合物半导体组成的体衬底。诸如SOI(绝缘体上硅)衬底、SOS(蓝宝石上硅)衬底、以及多层SOI结构、或其上具有半导体层的玻璃或塑料衬底之类的各种衬底，可以被用作其表面上具有半导体层的衬底。硅衬底和其表面上具有半导体层的SOI衬底是特别优选的。此半导体衬底或半导体层可以是单晶(例如用外延生长形成的)、多晶、或非晶，虽然其中流动的电流量或多或少要变化。
在半导体层上，最好形成器件隔离区。而且，借助于组合诸如晶体管、电容器和电阻器之类的器件、由各个器件组成的电路、半导体器件、以及层间绝缘膜，可以形成单层或多层结构。可以用诸如LOCOS膜、沟槽氧化物膜、以及STI膜之类的各种器件隔离膜来形成器件隔离区。半导体层可以是P或N导电类型的。在半导体层中，最好形成至少一个第一导电类型(P或N型)的阱区。本领域已知范围内的杂质浓度能够被用作半导体层和阱区中的杂质浓度。在采用SOI衬底作为半导体层的情况下，阱区可以被形成在表面半导体层中，而本体区可以被提供在沟道区下方。
对栅绝缘膜或绝缘膜没有特别的限制，只要通常被用于半导体器件即可，其例子包括诸如氧化硅膜或氮化硅膜之类的绝缘膜的单层膜或叠层膜，或诸如氧化铝膜、氧化钛膜、氧化钽膜、或氧化铪膜之类的高介电常数膜。氧化硅膜是特别优选的。栅绝缘膜的厚度例如约为1-20nm，最好约为1-6nm。栅绝缘膜可以被仅仅形成在栅电极的紧邻下方，或被形成为大于(宽于)栅电极。
栅电极或电极被形成为通常用于半导体器件的形状或在栅绝缘膜下端部分中具有凹陷的形状。栅电极最好被形成为集成形式。以集成形式形成的栅电极意味着包含单层或多层导电膜的栅电极不被分隔开而是以整体的形式被形成。栅电极在其侧壁上可以具有侧壁绝缘膜。通常，对栅电极没有特别的限制，只要被用于半导体器件即可，其例子包括导电膜，例如由多晶硅、诸如铜或铝的金属、诸如钨、钛、钽的难熔金属、以及具有难熔金属的硅化物组成的单层或多层膜。栅电极的适当厚度例如约为50-400nm。在栅电极下方，形成沟道区。
存储功能单元至少具有保持电荷的功能(以下称为“电荷保持功能”)。换言之，存储功能单元具有保持电荷的功能、积累和保持电荷的功能、捕获电荷的功能、或保持电荷极化状态的功能。此功能呈现存储功能单元包含例如一个具有保持电荷的功能的膜或区域。具有上述功能的元件的例子包括：氮化硅；硅；包括诸如磷或硼之类的杂质的硅酸盐玻璃；碳化硅；氧化铝；诸如氧化铪、氧化锆、或氧化钽之类的高介电材料；氧化锌；铁电体；金属等。因此，能够用例如下列薄膜的单层或叠层结构来形成存储功能单元：包括氮化硅膜的绝缘膜；其中具有导电膜或半导体层的绝缘膜；包括至少一个导体或半导体点的绝缘膜；或包括其内电荷被电场极化且其中极化状态被保持的铁电膜的绝缘膜。氮化硅膜是特别优选的，其理由是氮化硅膜由于存在大量捕获电荷的能级而能够获得大的滞后特性。此外，电荷保持时间长，且不发生由于泄漏路径的出现而造成的电荷泄漏问题，致使保持特性良好。而且氮化硅是一种用作LSI工艺标准的材料。
利用包括诸如氮化硅膜之类的具有电荷保持功能的膜的绝缘膜作为存储功能单元，能够提高储存和保持的可靠性。由于氮化硅膜是一种绝缘体，故即使在电荷泄漏出现在部分氮化硅膜中的情况下，整个氮化硅膜中的电荷也不立即丧失。在安置多个存储单元的情况下，即使当各个存储单元之间的距离被缩短，且邻近的存储功能单元彼此相接触时，也不像存储功能单元由导体组成的情况那样，储存在存储功能单元中的信息并不丧失。而且，接触栓塞能够被排列得更靠近存储功能单元。在某些情况下，接触栓塞能够被排列成与存储功能单元重叠。于是便于减小存储单元的尺寸。
为了提高储存和保持的可靠性，具有电荷保持功能的薄膜不总是必须具有薄膜的形状。具有电荷保持功能的薄膜最好分立地存在于绝缘膜中。具体地说，具有电荷保持功能的材料最好呈点的形状分散在难以保持电荷的材料例如氧化硅中。
最好采用其中具有导电膜或半导体层的绝缘膜作为存储功能单元，其理由是注入到导体或半导体中的电荷量能够被自由地控制，且能够容易地获得多级数值。
而且，最好采用包括至少一个导体或半导体点的绝缘膜作为存储功能单元，其理由是借助于电荷的直接隧穿更容易执行写入和擦除，并能够得到功耗的降低。
作为变通，可以采用诸如PZT或PLZT之类的其中极化方向根据电场而改变的铁电膜作为存储功能单元。在此情况下，电荷主要被极化产生于铁电膜的表面中，并被保持在此状态中。由于铁电膜能够得到相似于电荷从具有存储功能的膜的外部被供应到其中且捕获电荷的膜的滞后特性，因而是优选的。此外，为了保持铁电膜中的电荷，不必从膜的外部注入电荷，且仅仅利用膜中电荷的极化，就能够得到滞后特性，致使能够高速执行写入/擦除。
具有抑制电荷逃逸的区域或功能的膜，适合于作为构成存储功能单元的绝缘膜。具有抑制电荷逃逸的功能的膜的例子包括氧化硅膜。
包括在存储功能单元中的电荷保持膜，被直接或经由绝缘膜排列在栅电极的二侧上，并被直接或经由栅绝缘膜排列在半导体层(半导体衬底、阱区、本体区或源/漏区、或扩散区)上。栅电极二侧上的电荷保持膜最好被形成为直接或经由绝缘膜而覆盖栅电极的整个或部分侧壁。在一个应用例子中，在栅电极在其下端具有凹陷的情况下，电荷保持膜可以被形成为直接或经由绝缘膜而完全或部分地掩埋凹陷。
如稍后所述，栅电极最好仅仅被形成在存储功能单元的侧壁上，即不覆盖存储功能单元的顶部。利用这种安排，接触栓塞能够被排列得更靠近栅电极，致使便于减小存储单元的尺寸。制造具有这种简单安排的存储单元是容易的，致使能够改善生产成品率。
在采用导电膜或半导体层作为电荷保持膜的情况下，导电膜最好经由绝缘膜排列，以便电荷保持膜不直接与半导体层(半导体衬底、阱区、本体区、源/漏区、或扩散区)或栅电极相接触。例如，可以指出导电膜与绝缘膜的叠层结构、其中导电膜呈点状分散在绝缘膜中的结构、其中导电膜被排列在形成于栅侧壁上的部分侧壁绝缘膜中的结构等。
扩散区能够起源区和漏区的作用，并具有与半导体层或阱区相反的导电类型。在结中，扩散区与半导体层或阱区的杂质浓度之间的差别最好高，其理由是热电子或热空穴以低电压有效地被产生，并能够以较低的电压来执行高速操作。对扩散区的结深度没有特别的限制，而是能够根据待要得到的半导体存储器件的性能等恰当地调整。在采用SOI衬底作为半导体衬底的情况下，扩散区的结深度可以小于表面半导体层的厚度。扩散区最好具有与表面半导体层厚度几乎相同的结深度。
在根据第一情况的半导体存储器件中，扩散区具有排列成偏移于栅电极的高浓度杂质区以及排列成与高浓度杂质区相接触以便与栅电极重叠的低浓度杂质区，且当电压被施加到栅电极时，从一个扩散区流到另一个扩散区的电流量根据保持在存储功能单元中的电荷量而改变。
在根据第二情况的半导体存储器件中，部分扩散区存在于高于栅绝缘膜与半导体层之间界面的层面处，扩散区与栅电极重叠，且当电压被施加到栅电极时，从一个扩散区流到另一个扩散区的电流量根据保持在存储功能单元中的电荷量而改变。
首先来描述根据第一情况的半导体存储器件中的扩散区。
扩散区由高浓度杂质区和低浓度杂质区构成。低浓度杂质区的杂质浓度最好被设定为每立方厘米1×1015～每立方厘米1×1018。借助于如上所述设定杂质浓度范围，在稳定地形成扩散区在存储功能单元下方部分的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。另一方面，高浓度杂质区的杂质浓度最好被设定为每立方厘米3×1018～每立方厘米2×1021。
而且，低浓度杂质区的厚度最好被设定为1-50nm。在此范围内，在防止扩散区中的电阻明显地增大和漏电流减小的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。另一方面，高浓度杂质区的厚度最好被设定为10-200nm。
而且，高浓度杂质区被排列成偏移于栅电极，且低浓度杂质区与栅电极重叠。因此，能够大幅度抑制存储单元读出特性的变化。重叠范围最好是1-30nm。利用此偏移，当电压被施加到栅电极时，电荷保持膜下方偏移区的反型容易程度根据积累在存储功能单元中的电荷量而改变。于是，提高了存储效应，并实现了短沟道效应的减小。但当此区偏移太大时，扩散区(源和漏)之间的驱动电流明显地减小。结果，偏移量亦即沿栅长度方向一个栅电极端部到更靠近的扩散区之间的距离就小于电荷保持膜沿平行于栅长度方向的厚度。
扩散区被构造成当电压被施加到栅电极时，从一个扩散区流到另一个扩散区的电流量根据保持在存储功能单元中的电荷量而改变。具体地说，在半导体存储器件是N沟道型的情况下，可以采用一种结构，使当积累在存储功能单元中的电子增加时，电流量减少，而当积累在存储功能单元中的电子减少时(或当积累在存储功能单元中的空穴增加时)，电流量增加。
下面来描述根据第二情况的半导体存储器件的扩散区。
部分扩散区被定位在高于栅绝缘膜与半导体层之间界面的层面处。换言之，部分扩散区被定位在高于沟道区表面，亦即，栅绝缘膜表面下方的层面处。利用此结构，在保持扩散区电阻小的情况下，能够减小存储功能单元下方扩散区的厚度，致使能够提高存储效应。在此情况下，与扩散区成一整体的导电膜被层叠在高于栅绝缘膜与半导体层之间界面的部分上，亦即在形成于半导体衬底中的扩散区上，是合适的。此导电膜由例如诸如多晶硅或非晶硅之类的半导体、硅化物、上述金属、高难熔金属等组成。多晶半导体和非晶半导体由于下列原因而特别优选。由于多晶硅的杂质扩散速度大大高于半导体层的杂质扩散速度，故容易使半导体层中的扩散区的结深度浅，从而抑制短沟道效应。在此情况下，部分扩散区最好被排列成与栅电极一起将至少部分存储功能单元夹在中间。根据第一情况的半导体存储器件可具有这种结构。
而且，扩散区与栅电极重叠。利用此重叠，储存的信息能够被借助于仅仅存在于存储功能单元侧壁部分上的栅电极与扩散区之间的电压差而横跨存储功能单元的电场重新写入。
存储功能单元下方扩散区的杂质浓度最好为每立方厘米1×1015～每立方厘米1×1018。借助于如上所述设定杂质浓度范围，在稳定地形成扩散区中在存储功能单元下方部分的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。对其它区域的杂质浓度没有特殊的限制。
而且，存储功能单元下方扩散区的厚度最好为1-50nm。在此范围内，在防止扩散区中的电阻明显地增大和漏电流减小的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。对其它区域的厚度没有特殊的限制。
扩散区具有一种结构，使当电压被施加到栅电极时，从一个扩散区流到另一个扩散区的电流量根据保持在存储功能单元中的电荷量而改变。此结构相似于根据第一情况的半导体存储器件的结构。
可以用一般的半导体工艺，例如相似于形成栅电极侧壁上具有单层或叠层结构的侧壁间隔层的方法，来形成本发明的存储单元。此方法的具体例子包括：形成栅电极或电极，然后形成诸如电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、或绝缘膜/电荷保持膜/绝缘膜的包括电荷保持膜的单层膜或叠层膜，以及在适当的条件下对形成的膜进行回腐蚀，以便留下侧壁间隔层形状的膜的方法；形成绝缘膜或电荷保持膜，在适当的条件下对膜进行回腐蚀，以便留下侧壁间隔层形状的膜，再形成电荷保持膜或绝缘膜，并相似地对膜进行回腐蚀，以便留下侧壁间隔层形状的膜的方法；在包括栅电极的半导体层上，涂敷或淀积其中由电荷保持材料组成的颗粒被分散的绝缘膜材料，并在适当的条件下，对此材料进行回腐蚀，以便留下侧壁间隔层形状的绝缘膜材料的方法；以及形成栅电极，然后形成单层膜或叠层膜，并用掩模对此膜进行图形化的方法。根据另一方法，在形成栅电极或电极之前，形成电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等。窗口被形成在成为这些膜的沟道区的区域中，栅电极材料膜被形成在窗口的整个表面上，且栅电极材料膜被图形化成包括窗口和大于窗口的形状，从而形成栅电极和存储功能单元。如上所述，与具有浮栅等的EEPROM相比，本发明的存储单元能够用简单得多的工艺来制作。由于制作本发明的存储单元的工艺与制作普通MOSFET的工艺高度兼容，故容易同时制作存储单元和MOSFET。
下面来描述本发明存储单元的制作方法的例子。首先，用已知的步骤在半导体衬底上形成栅绝缘膜和栅电极。随后，在半导体衬底的整个顶面上，用热氧化方法形成或用CVD(化学气相淀积)方法淀积厚度为0.8-20nm，更优选是3-10nm的氧化硅膜。然后，氧化硅膜的整个顶面上，用CVD方法淀积厚度为2-15nm，更优选是3-10nm的氮化硅膜。而且，用CVD方法，将厚度为20-70nm的氧化硅膜淀积在氮化硅膜的整个顶面上。
随后，用各向异性腐蚀方法，对氧化硅膜/氮化硅膜/氧化硅膜进行回腐蚀，从而以栅电极侧壁上的存储单元侧壁间隔层的形状形成最适合于储存信息的存储功能单元。
然后，借助于用栅电极和存储单元侧壁间隔层形状的存储功能单元作为掩模的离子注入，来形成扩散区(源和漏区)。然后，借助于用已知的步骤执行硅化物工艺和上部布线工艺，就能够形成存储单元。
在借助于安排本发明的存储单元来构成存储单元阵列的情况下，存储单元的最佳模式满足下列所有要求：例如，(1)多个存储单元的栅电极被集成，并具有字线的功能；(2)储功能单元被形成在字线的二侧上；(3)绝缘体，确切地说是氮化硅膜保持存储功能单元中的电荷；(4)存储功能单元由ONO(氧化物氮化硅氧化硅)膜构成，且氮化硅膜具有与栅绝缘膜表面几乎平行的表面；(5)存储功能单元中的氮化硅膜经由氧化硅膜而隔离于字线和沟道区；(6)具有保持电荷的功能的区域(例如具有氮化硅膜的区域)和存储功能单元中的扩散区重叠；(7)将具有与栅绝缘膜表面几乎平行的表面的氮化硅膜分隔于沟道区或半导体层的绝缘膜的厚度与栅绝缘膜的厚度，彼此不同；(8)写入/擦除一个存储单元的操作，由单个字线执行；(9)在存储功能单元上，不存在具有协助写入/擦除操作的功能的电极(字线)；以及(10)在与存储功能单元紧邻下方的扩散区相接触的部分中，提供一个其导电类型与扩散区相反的高浓度杂质区。对于存储单元来说，甚至满足要求之一就可能足够了。
在存储单元满足要求(3)和(9)的情况下，由于下列理由而非常有用。
首先，位线接触能够被排列得更靠近字线侧壁上的存储功能单元，或甚至当各个存储单元之间的距离被缩短时，多个存储功能单元也不相互干扰，并能够保持储存的信息。因此便于减小存储单元的尺寸。在存储功能单元中的电荷保持区由导体组成的情况下，随着各个存储单元之间的距离减小，在各个电荷保持区之间由于电容性耦合而发生干扰，致使无法保持储存的信息。
在存储功能单元中的电荷保持区由绝缘体(例如氮化硅膜)组成的情况下，就没有必要使各个存储单元的存储功能单元独立。例如，对于各个存储单元，形成在被多个存储单元共用的单个字线二侧上的存储功能单元不必隔离。形成在一个字线二侧上的存储功能单元可以被多个共用此字线的多个存储单元共用。结果，用来隔离存储功能单元的光刻和腐蚀工艺就不需要，从而简化了制造工艺。而且，光刻工艺中的定位裕度以及膜的腐蚀减小裕度也不必要，致使能够减小相邻存储单元之间的裕度。因此，与存储功能单元中的电荷保持区由导体(例如多晶硅膜)组成的情况相比，即使当存储功能单元在相同的微细制造水平下被形成，也能够减小存储单元占据的面积。在存储功能单元中的电荷保持区由导体组成的情况下，用来隔离各个存储单元的存储功能单元的光刻和腐蚀工艺是必须的，且光刻工艺中的定位裕度和膜的腐蚀减小裕度是必须的。
而且，由于具有协助写入和擦除操作的功能的电极不存在于存储功能单元上，且器件结构简单，故工艺数目减少了，致使能够提高生产成品率。因此便于用晶体管作为组成部分来形成逻辑电路或模拟电路，从而能够获得价廉的半导体存储器件。
在不仅满足要求(3)和(9)，而且还满足要求(6)的情况下，本发明更有用。
具体地说，借助于重叠存储功能单元中的电荷保持区和扩散区，能够以非常低的电压来执行写入和擦除。具体地说，用5V或以下的低电压，就能够执行写入和擦除操作。从电路设计的观点看，这一行为也是一种非常大的作用。由于无须像快速存储器那样在芯片中产生高的电压，故能够省略要求大的占据面积的电荷激励电路，即能够减小其尺寸。确切地说，当小规模容量的存储器被提供来调节逻辑LSI时，对于存储器部分中的占据面积而言，用来驱动存储单元的外围电路所占据的面积比存储单元所占据的面积更占主导。结果，存储单元的电荷激励电路的省略或尺寸减小，对于减小芯片尺寸来说是最有效的。
另一方面，在不满足要求(3)的情况下，亦即在导体保持存储功能单元中的电荷的情况下，即使当要求(6)不被满足时，具体地说，即使当存储功能单元中的导体与扩散区不彼此重叠时，也能够高速执行写入操作。这是因为存储功能单元中的导体借助于与栅电极的电容性耦合而协助了写入操作。
在要求(9)不被满足的情况下，具体地说，在具有协助写入和擦除操作的功能的电极存在于存储功能单元上的情况下，即使当要求(6)不被满足时，具体地说，即使当存储功能单元中的绝缘体和扩散区不彼此重叠时，也能够高速执行写入操作。
总之，在要求(3)或(9)不被满足的情况下，即使当要求(6)不被满足时，也能够高速执行写入操作。但不满足要求(3)或(9)，引起了存储单元占据面积的增大。如从上面可见，最好同时满足要求(3)、(6)、(9)。
在本发明的半导体存储器件中，存储单元可以与逻辑晶体管安装在同一个芯片上。在这种情况下，本发明的半导体器件，确切地说是存储单元，能够用与制作诸如晶体管或逻辑晶体管之类的一般标准晶体管的工艺高度兼容的工艺来制作，它们能够被同时制作。因此，制作存储单元和晶体管或逻辑晶体管二者的工艺是非常简单的，结果就能够得到价廉的器件。
在本发明的半导体存储器件中，存储单元能够在一个存储功能单元中储存二个或更多个数值。于是，存储单元能够用作储存4个或更多个数值的信息的存储单元。此存储单元可以仅仅储存二进制的数据。利用存储功能单元的可变电阻效应，此存储单元还能够用作具有选择晶体管功能和存储晶体管功能的存储单元。
借助于与另一存储单元、逻辑器件、和逻辑电路等进行组合，本发明的半导体存储器件能够被广泛地应用于：诸如个人计算机、笔记本计算机、膝上计算机、个人助理/发射机、微型计算机、工作站、主机、多路处理器/计算机、任何其它类型的计算系统之类的数据处理系统；诸如CPU、存储器、或数据存储器件之类的作为数据处理系统组成部分的电子零件；诸如电话、PHS、调制解调器、或路由器之类的通信装置；诸如显示屏或投影仪之类的图象显示装置；诸如打印机、扫描仪、复印机之类的办公装置；诸如摄象机或数码相机之类的图象摄取装置；诸如游戏机或音乐播放机之类的娱乐装置；诸如便携式信息终端、手表、或电子词典之类的信息装置；诸如车辆导航系统或汽车音响系统之类的车载装置；用来记录/重放诸如动画、静止图片、或音乐之类的信息的AV装置；诸如洗衣机、微波炉、电冰箱、电饭煲、洗碗机、真空吸尘器、空调机之类的电器；诸如按摩器、浴室秤、或压力表之类的保健装置；以及诸如IC卡或存储器卡之类的便携式存储器件。将半导体存储器件应用于诸如便携式电话、便携式信息终端、IC卡、存储器卡、便携式计算机、便携式游戏机、数码相机、便携式动画播放机、便携式音乐播放机、电子词典、以及手表之类的便携式电子装置，是特别有效的。本发明的半导体存储器件可以被提供作为至少电子器件的一部分控制电路或数据储存电路，如有需要，可拆卸地装配。
将本发明的半导体存储器件用于电池驱动的便携式电子装置，更确切地说是便携式信息终端，是特别优选的。
下面参照附图来详细地描述本发明的半导体存储器件和便携式电子装置的各个实施方案。
虽然下列第一到第九实施方案涉及到其中半导体存储器件的栅电极和扩散区彼此不重叠的例子，但只要不指出需要偏移区，则栅电极与扩散区也可以彼此重叠。
第十和第十一实施方案涉及到其中栅电极与扩散区彼此重叠的半导体存储器件。稍后将描述由重叠得到的效果。
第一实施方案
第一实施方案的半导体存储器件具有图1所示的存储单元1。
存储单元1具有经由栅绝缘膜103形成在形成于半导体衬底101表面上的P型阱区102上的栅电极104。具有保持电荷的陷阱能级且用作电荷保持膜的氮化硅膜109，被排列在栅电极104的顶面和侧面上。在氮化硅膜109中，栅电极104二侧的部分用作实际保持电荷的存储功能单元105a和105b。存储功能单元指的是其中电荷实际上被重新写入操作积累于存储功能单元或电荷保持膜中的部分。在栅电极104二侧上的P型阱区102中，分别形成用作源区和漏区的N型扩散区107a和107b。各个扩散区107a和107b具有偏离结构。具体地说，扩散区107a和107b不达及栅电极104下方的区域121，且电荷保持膜下方的偏离区120构成部分沟道区。
主要用来保持电荷的存储功能单元105a和105b，是栅电极104二侧上的部分。因此，氮化硅膜109仅仅形成在对应于这些部分的区域中就足够了。各个存储功能单元105a和105b可以具有这样一种结构，其中，各由导体或半导体组成且具有纳米尺寸的微细颗粒像分立的点那样被分布在绝缘膜中。当微细颗粒的尺寸小于1nm时，量子效应太大，致使电荷难以到达(隧穿到)这些点。当尺寸超过10nm时，在室温下不出现明显的量子效应。因此，微细颗粒的直径最好在1-10nm范围内。用作电荷保持膜的氮化硅膜可以以侧壁间隔层的形状被形成在栅电极的侧面上。
下面参照图3和4来描述存储单元写入操作的原理。将描述整个存储功能单元131a和131b具有保持电荷的功能的情况。此处的“写入”表示当存储单元是N沟道型时，电子注入到存储功能单元131a和131b中。以下将根据存储单元是N沟道型的假设来进行描述。而且，如图2所示，各个存储功能单元131a和131b可以是栅电极104侧壁侧上的氧化硅膜112、氮化硅膜113、以及氧化硅膜111组成的叠层。
如图3所示，N型的第一扩散区107a被设定为源电极，且N型的第二扩散区107b被设定为漏电极，以便将电子注入(写入)第二存储功能单元131b。例如，0V被施加到第一扩散区107a和P型阱区102，+5V被施加到第二扩散区107b，且+5V被施加到栅电极104。在这种电压参数下，反型层226从第一扩散区107a(源电极)延伸，但不达及第二扩散区107b(漏电极)，并出现夹断点。电子从夹断点被强电池加速到第二扩散区107b(漏电极)，并成为所谓的热电子(高能导电电子)。借助于热电子注入到第二存储功能单元131b中而执行写入。由于在第一存储功能单元131a附近不产生热电子，故不执行写入。
另一方面，如图4所示，第二扩散区107b被设定为源电极，且第一扩散区107a被设定为漏电极，以便将电子注入(写入)到第一存储功能单元131a中。例如，0V被施加到第二扩散区107b和P型阱区102，+5V被施加到第一扩散区107a，且+5V被施加到栅电极104。电子被注入到第一存储功能单元131a中，且借助于将源区与漏区互换成不同于将电子注入到第二存储功能单元131b的情况，就能够执行写入。
现在参照图5和6来描述存储单元的擦除操作原理。
在擦除储存在第一存储功能单元131a中的信息的第一方法中，如图5所示，第一扩散区107a与P型阱区102之间的PN结被反向偏置，而且，借助于将正电压(例如+5V)施加到第一扩散区107a并将0V施加到P型阱区102，负电压(例如-5V)被施加到栅电极104。此时，在PN结中栅电极104附近，由于其上施加负电压的栅电极的影响，电位梯度变得明显陡峭。结果，热空穴(高能空穴)被带间隧穿产生在PN结的P型阱区102侧上。这些热空穴被吸引到具有负电位的栅电极104，结果，空穴被注入到第一存储功能单元131a。以这种方式，第一存储功能单元131a中的信息就被擦除。此时，将0V施加到第二扩散区107b就足够了。
在擦除储存在第二存储功能单元131b中的信息的情况下，在互换第一扩散区电位和第二扩散区电位的情况下执行上述的操作。
在擦除储存在第一存储功能单元131a中的信息的第二方法中，如图6所示，正电压(例如+4V)被施加到第一扩散区107a，0V被施加到第二扩散区107b，负电压(例如-4V)被施加到栅电极104，且正电压(例如+0.8V)被施加到P型阱区102。此时，正向电压被施加在P型阱区102与第二扩散区107b之间，电子就被注入到P型阱区102。注入的电子被扩散到P型阱区102与第一扩散区107a之间的PN结，电子在其中被强电场加速，从而成为热电子。利用这些热电子，在PN结中就产生电子-空穴对。具体地说，注入到P型阱区102中的电子成为触发信号，且借助于在P型阱区102与第二扩散区107b之间施加正向电压，热空穴被产生在位于相反侧上的PN结中。PN结中产生的这些热空穴，被吸引到具有负电位的栅电极104，结果，正空穴就被注入到第一存储功能单元131a中。
根据此方法，在仅仅不足以借助于带间隧穿而产生热空穴的电压被施加到P型阱区与第一扩散区107a之间的PN结的情况下，从第二扩散区107b注入的电子也成为在PN结中产生电子-正空穴对的触发信号，从而使得能够产生热空穴。因此，能够降低擦除操作中的电压。确切地说，在存在偏离区120的情况下(见图1)，PN结由于其上施加负电压的栅电极而变陡峭的效应小。因此，虽然难以利用带间隧穿来产生热空穴，但利用第二方法，克服了此缺点，并能够用低的电压来实现擦除操作。
在擦除储存在第一存储功能单元131a中的信息的情况下，在第一擦除方法中，+5V必须被施加到第一扩散区107a，而在第二擦除方法中，+4V就足够了。如上所述，根据第二方法，能够降低擦除时的电压，致使能够降低功耗，并能够抑制热载流子造成的存储单元退化。
在任何一种擦除方法中，不容易发生存储单元中的过度擦除。此处的过度擦除表示这样一种现象，即随着存储功能单元中积累的正空穴数量的增加，阈值减小而不饱和。过度擦除是以快速存储器为典型的EEPROM的一个大问题。确切地说，在阈值变负的情况下，出现存储单元的选择成为不可能的严重误操作。另一方面，在本发明的半导体存储器件的存储单元中，在大量正空穴被积累在存储功能单元中的情况下，仅仅电子被感应在存储功能单元下方，但影响很难作用到栅绝缘膜下方沟道区中的电位。由于擦除时的阈值决定于栅绝缘膜下方的电位，故抑制了过度擦除的出现。
下面再参照图7来描述存储单元读出操作的原理。
如图7所示，在读出储存在第一存储功能单元131a中的信息的情况下，第一扩散区107a被设定为源电极，第二扩散区107b被设定为漏电极。且晶体管能够工作于饱和区。例如，0V被施加到第一扩散区107a和P型阱区102，+1.8V被施加到第二扩散区107b，且+2V被施加到栅电极104。在此时电子不被积累在第一存储功能单元131a中的情况下，漏电流容易流动。另一方面，在电子被积累在第一存储功能单元131a中的情况下，在第一存储功能单元131a附近不容易形成反型层，致使漏电流不容易流动。因此，借助于探测漏电流，就能够读出储存在第一存储功能单元131a中的信息。由于夹断点出现在漏附近的区域中，故第二存储功能单元131b中是否存在电荷积累，对漏电流不施加影响。
在读出储存在第二存储功能单元131b中的信息的情况下，第二扩散区107b被设定为源电极，第一扩散区107a被设定为漏电极，且晶体管运行于饱和区。例如，将0V施加到第二扩散区107b和P型阱区102，+1.8V施加到第一扩散区107a，且+2V施加到栅电极104就足够了。借助于互换读出储存在第一存储功能单元131a中的信息情况的源区和漏区，能够读出储存在第二存储功能单元131b中的信息。
在保留不被栅电极104覆盖的沟道区(偏离区120)的情况下，在不被栅电极104覆盖的沟道区中，根据存储功能单元131a和131b中是否存在过量电荷，反型层被消除或被形成，结果就获得了大的滞后(阈值的改变)。但当偏离区120太宽时，漏电流大幅度下降，读出速度从而变得低得多。因此，最好将偏离区120的宽度确定为得到足够的滞后和读出速度。
同样，在扩散区107a和107b达及栅电极104的端部，亦即扩散区107a和107b与栅电极104重叠的情况下，晶体管的阈值很少被写入操作改变。但源/漏端处的寄生电阻大幅度改变，漏电流从而大幅度减小(改变量等于或大于一位数)。因此借助于探测漏电流，能够执行读出，并能够获得作为存储器的功能。在需要更大的存储器滞后效应的情况下，扩散区107a和107b与栅电极104最好不重叠(存在偏离区120)。
利用上述操作方法，每个晶体管能够被选择性地写入/擦除2位。借助于将字线WL连接到存储单元的栅电极104，将第一位线BL1连接到第一扩散区107a，将第二位线BL2连接到第二扩散区107b，以及安排各个存储单元，能够构成存储单元阵列。
在上述操作方法中，借助于互换源电极和漏电极，来执行每个晶体管2位的写入和擦除。作为变通，借助于固定源电极和漏电极，晶体管可以成1位存储器工作。在此情况下，共用的固定电压可以被施加到源区和漏区之一，致使连接到源/漏区的位线的数目能够被减半。
如从上面描述可见，在本发明的半导体存储器件中的存储单元中，存储功能单元独立于栅绝缘膜被形成，并被形成在栅电极的二侧上，致使2位操作成为可能。由于各个存储功能单元被栅电极隔离，故有效地抑制了重新写入时的相互干扰。而且，由于栅绝缘膜被隔离于存储功能单元，故能够被形成得薄，从而能够抑制短沟道效应。因此，能够容易地获得存储单元因而也是半导体存储器件尺寸的减小。
第二实施方案
如图8所示，除了各个存储功能单元261和262由电荷保持区(是为电荷积累区，并可以是具有保持电荷的功能的膜)和用来抑制电荷逃逸的区域(即具有抑制电荷逃逸的功能的膜)构成之外，根据第二实施方案的半导体存储器件具有基本上相似于图1的存储单元1的构造。
从改善存储器保持特性的观点看，存储功能单元最好包括具有保持电荷的功能的电荷保持膜和绝缘膜。在第二实施方案中，具有捕获电荷的能级的氮化硅膜242被用作电荷保持膜，而具有防止积累在电荷保持膜中的电荷消耗的功能的氧化硅膜241和243被用作绝缘膜。此存储功能单元包括电荷保持膜和绝缘膜，从而防止了电荷的消耗，并能够改善保持特性。与存储功能单元仅仅由电荷保持膜构成的情况相比，能够适当地减小电荷保持膜的体积，能够调节电荷保持膜中电荷的运动，并能够抑制保持信息过程中由电荷运动造成的特性改变的出现。而且，利用氮化硅膜242被氧化硅膜241和243夹在中间的结构，重新写入时的电荷注入效率变高，致使能够执行更高速度的操作。在此存储单元中，可以用铁电体来代替氮化硅膜242。
存储功能单元261和262中用来保持电荷的区域(氮化硅膜242)与扩散区212和213重叠。此处的重叠表示至少部分用来保持电荷的区域(氮化硅膜242)存在于至少部分扩散区212和213上。参考号211表示半导体衬底，参考号214表示栅绝缘膜，参考号217表示栅电极，而参考号271表示栅电极217与扩散区212和213之间的偏离区。虽然未示出，但栅绝缘膜214下方的半导体衬底211的表面用作沟道区。
下面描述当作为存储功能单元261和262中的保持电荷的区域的氮化硅膜242与扩散区212和213重叠时得到的效果。
如图9所示，在存储功能单元262周围的区域中，当栅电极217与扩散区213之间的偏离量为W1，且存储功能单元262在剖面中沿栅电极沟道长度方向的宽度为W2时，存储功能单元262与扩散区213之间的重叠量被表示位W2-W1。此处重要的是，由氧化硅膜242构成的存储功能单元262与扩散区213重叠，亦即满足关系W2＞W1。
在图9中，存储功能单元262中氮化硅膜242远离栅电极217的一侧的端部，同远离栅电极217的一侧的存储功能单元262的端部一致，致使存储功能单元262的宽度被定义为W2。
如图10所示，当存储功能单元261a中氮化硅膜242a远离栅电极的一侧的端部不同远离栅电极的一侧的存储功能单元262a的端部一致时，W2可以被定义为从栅电极端部到氮化硅膜242a远离栅电极的一侧的端部的距离。
图11示出了在图9的存储单元结构中，当存储功能单元262的宽度W2被固定到100nm，且偏离量W1被改变时的漏电流Id。此处，根据存储功能单元262处于擦除状态(空穴被积累)，且扩散区212和213分别用作源电极和漏电极的假设，利用器件模拟得到了此漏电流。
如从图11可见，在W1为100nm或以上的范围内(亦即，氮化硅膜242与扩散区213彼此不重叠)，漏电流急剧减小。由于漏电流数值几乎正比于读出操作速度，故W1为100nm或以上的存储器的性能急剧退化。另一方面，在氮化硅膜242与扩散区213彼此重叠的范围内，漏电流的减小缓慢。因此，在也考虑到大规模生产中的变化的情况下，若作为具有保持电荷的功能的膜的氮化硅膜242的至少一部分不与源区和漏区重叠，则难以实际上得到存储功能。
根据器件模拟的结果，借助于将W2固定为100nm，并将W1设定为60nm和100nm作为设计数值，产生了存储单元阵列。在W1为60nm的情况下，氮化硅膜242以及扩散区212和213彼此重叠40nm作为设计数值。在W1为100nm的情况下，不重叠作为设计数值。对存储单元阵列的读出时间进行了测量，并彼此比较了考虑到变化的各种最差情况。在W1被设定为60nm作为设计数值的情况下，读出存取时间是其它情况的100倍。实际上，读出存取时间最好是每一位100毫微秒或以下。当W1＝W2时，达不到此条件。在也考虑制造变化的情况下，(W2-W1)＞10nm更优选。
为了读出储存在存储功能单元261(区域281)中的信息，以相似于第一实施方案的方式，最好将扩散区212设定为源电极，将扩散区213设定为漏区，并在沟道区中更靠近漏区的一侧上形成夹断点。具体地说，在读出储存在二个存储功能单元之一中的信息时，最好在沟道区中更靠近另一存储功能单元的区域中形成夹断点。利用此安排，不管存储功能单元262的储存状态如何，都能够以高的灵敏度探测到储存在存储功能单元261中的信息，这是获得2位运行的一大原因。
另一方面，在将信息仅仅储存在二个存储功能单元之一中的情况下，或在采用二个处于相同储存状态的存储功能单元的情况下，不总是需要在读出时形成夹断点。
虽然在图8中未示出，但最好在半导体衬底211的表面中形成阱区(在N沟道器件的情况下是P型阱)。借助于形成阱区，就容易控制其它的电学特性(承受电压、结电容、以及短沟道效应)，同时将沟道区中的杂质浓度设定为对存储器操作(重新写入和读出操作)最佳。
从改善存储器保持特性看，存储功能单元优选包括具有保持电荷的功能的电荷保持膜和绝缘膜。在第二实施方案中，具有捕获电荷的能级的氮化硅膜242被用作电荷保持膜，且具有防止积累在电荷保持膜中的电荷消耗的功能的氧化硅膜241和243被用作绝缘膜。存储功能单元包括电荷保持膜和绝缘膜，从而防止了电荷的消耗，并能够改善保持特性。与存储功能单元仅仅由电荷保持膜构成的情况相比，电荷保持膜的体积能够被适当地减小，电荷在电荷保持膜中的运动能够被调节，且由信息保持过程中电荷的运动所造成的特性改变的出现能够被抑制。
存储功能单元最好包括几乎平行于栅绝缘膜表面排列的电荷保持膜。换言之，存储功能单元中电荷保持膜顶面的层面最好被定位成平行于栅绝缘膜顶面的层面。具体地说，如图12所示，作为存储功能单元262的电荷保持膜的氮化硅膜242a具有几乎平行于栅绝缘膜214表面的表面。换言之，氮化硅膜242a最好被形成在平行于对应于栅绝缘膜214表面的层面处。
能够根据由于几乎平行于存储功能单元262中栅绝缘膜214的氮化硅膜242a的存在而积累在氮化硅膜242a中的电荷量的多少，来有效地控制偏离区271中反型层的形成容易程度。于是，能够提高存储效应。借助于形成几乎平行于栅绝缘膜214表面的氮化硅膜242a，即使在偏离量(W1)变化的情况下，存储效应的改变也能够被保持得比较小，从而能够抑制存储效应的变化。而且，氮化硅膜242a中电荷向上的运动被抑制，并能够抑制信息保持过程中电荷运动所造成的特性改变的出现。
存储功能单元262最好包括用来将几乎平行于栅绝缘膜214表面的氮化硅膜242a分隔于沟道区(或阱区)的绝缘膜(例如氧化硅膜244中偏离区271上的部分)。利用此绝缘膜，抑制了积累在电荷保持膜中的电荷的消耗，从而能够得到保持特性更好的存储单元。
借助于将氮化硅膜242a的厚度以及氮化硅膜242a下方的绝缘膜(氧化硅膜244中的偏离区271上的部分)的厚度控制为恒定，从半导体衬底表面到积累在电荷保持膜中的电荷的距离能够被保持为几乎恒定。具体地说，从半导体衬底表面到积累在电荷保持膜中的电荷的距离，能够被控制在从氮化硅膜242a下方绝缘膜的最小厚度数值到氮化硅膜242a下方绝缘膜的最大厚度数值与氮化硅膜242a的最大厚度数值之和的范围内。结果，由积累在氮化硅膜242a中的电荷产生的电力线的密度能够被几乎控制，从而能够大幅度减小存储单元存储效应的变化。
第三实施方案
如图13所示，第三实施方案的半导体存储器件中的存储功能单元262具有这样一种形状，其中，作为电荷保持膜的氮化硅膜242具有几乎均匀的厚度，并被排列成几乎平行于栅绝缘膜214的表面(区域281)，而且还几乎平行于栅电极217(区域282)的侧面。
在正电压被施加到栅电极217的情况下，存储功能单元262中的电力线283如箭头所示二次通过氮化硅膜242(区域282和281)。当负电压被施加到栅电极217时，电力线的方向变成相反。此处，氮化硅膜242的介电常数约为6，氧化硅膜241和243的介电常数约为4。因此，存储功能单元262沿电力线283方向的有效介电常数较高，因而与仅仅存在电荷保持膜的区域281的情况相比，电力线二端处的电位差能够被减小得更多。换言之，施加到栅电极217的大部分电压被用来增强偏离区271中的电场。
电荷在重新写入操作中被注入到氮化硅膜242的理由是因为产生的电荷被偏离区271中的电场吸引。因此，借助于包括箭头282所示的电荷保持膜，注入到存储功能单元262中的电荷在重新写入操作中增加，重新写入的速度因而提高。
在部分氧化硅膜243也是氮化硅膜的情况下，亦即在电荷保持膜的层面不平行于对应于栅绝缘膜214表面的层面的情况下，氮化硅膜中电荷的向上运动变得明显，保持特性因而退化。
更优选的是，用诸如介电常数非常高的氧化铪之类的高介质代替氮化硅膜来制成电荷保持膜。
存储功能单元最好还包括绝缘膜(氧化硅膜241中偏离区271上的部分)，用来将几乎平行于栅绝缘膜表面的电荷保持膜分隔于沟道区(或阱区)。利用此绝缘膜，抑制了积累在电荷保持膜中的电荷的消耗，从而能够进一步改善保持特性。
存储功能单元最好还包括绝缘膜(氧化硅膜241中与栅电极217接触的部分)，用来将栅电极分隔于几乎平行于栅电极侧面延伸的电荷保持膜。此绝缘膜防止了电荷从栅电极注入到电荷保持膜中，从而防止了电学特性的改变。于是能够改善存储单元的可靠性。
而且，以相似于第二实施方案的方式，最好将氮化硅膜242下方绝缘膜(氧化硅膜241中偏离区271上的部分)的厚度控制为恒定，并将栅电极侧面上绝缘膜(氧化硅膜241中与栅电极217接触的部分)的厚度控制为恒定。结果，由积累在氮化硅膜242中的电荷产生的电力线的密度能够被几乎控制，从而能够防止电荷泄漏。
第四实施方案
在第四实施方案中，将描述半导体存储器件中栅电极、存储功能单元、以及存储单元源区与漏区之间距离的优化。
如图14所示，参考号A表示栅电极剖面沿沟道长度方向的长度，参考号B表示源区与漏区之间的距离(沟道长度)，而参考号C表示从一个存储功能单元的端部到另一个存储功能单元的端部的距离，亦即剖面中一个存储功能单元中的具有保持电荷的功能的膜的(远离栅电极一侧的)端部与另一个存储功能单元中的具有保持电荷的功能的膜的(远离栅电极一侧的)端部之间沿沟道长度方向的距离。
在这种存储单元中，B＜C是优选的。借助于满足这一关系，偏离区271存在于沟道区中栅电极217下方的部分与扩散区212和213之间。因此，反型的容易程度在整个偏离区271中由于积累在存储功能单元261和262(氮化硅膜242)中的电荷而有效地变动。因此，存储效应提高，确切地说是实现了更高速度的读出操作。
在栅电极217与扩散区212和213彼此偏离的情况下，亦即在满足关系A＜B的情况下，当电压被施加到栅电极时，偏离区中的反型容易程度根据积累在存储功能单元中的电荷量而大幅度变化，致使存储效应提高，并能够减小短沟道效应。
然而，只要存储效应出现，就不总是必须存在偏离区271。同样，在偏离区271不存在的情况下，若扩散区212和213中的杂质浓度足够低，则在存储功能单元261和262(氮化硅膜242)中能够表现存储效应。
因此A＜B＜C是最优选的
第五实施方案
如图15所示，除了采用SOI衬底用作在第二实施方案中的半导体衬底之外，第五实施方案中半导体存储器件的存储单元具有基本上相似于第二实施方案的构造。
在此存储单元中，埋置的氧化物膜288被形成在半导体衬底286上，且SOI层被形成在此埋置的氧化物膜288上。在SOI层中，扩散区212和213被形成，而其它区域是本体区287。
利用此存储单元，也获得了相似于第二实施方案存储单元的作用和效应。而且，能够明显地减小扩散区212和213与本体区287之间的结电容，致使能够得到器件更高速的运行和更低的功耗。
第六实施方案
如图16所示，除了P型高浓度区291被加入到N型扩散区212和213的沟道侧附近之外，第六实施方案中的半导体存储器件的存储单元具有基本上相似于第二实施方案的存储单元的构造。
具体地说，P型高浓度区291中的P型杂质(例如硼)的浓度高于区域292中的P型杂质的浓度。P型高浓度区域291中的合适的P型杂质浓度例如约为每立方厘米5×1017-1×1019。区域292的P型杂质浓度可以被设定为例如每立方厘米5×1016-1×1018。
借助于提供P型高浓度区域291，存储功能单元261和262下方扩散区212和213与半导体衬底211之间的结变得陡峭。结果，在写入和擦除操作中容易产生热载流子，能够降低写入和擦除操作的电压，即能够高速执行写入操作和擦除操作。而且，由于区域292中的杂质浓度比较低，故存储器处于擦除状态时的阈值低，漏电流因而大。结果就改善了读出速度。因此，能够得到具有低的重新写入电压即高的重新写入速度和高的读出速度的存储单元。
在图16中，借助于在源/漏区附近和存储功能单元下方(亦即不紧邻栅电极下方)提供P型高浓度区域291，整个晶体管的阈值明显地增大。增大的程度比P型高浓度区域291被置于栅电极紧邻下方的情况大得多。在写入电荷(当晶体管为N沟道型时，是电子)被积累在存储功能单元中的情况下，此差别变得更大。另一方面，在足够的擦除电荷(当晶体管为N沟道型时，是空穴)被积累在存储功能单元中的情况下，整个晶体管的阈值降低到由栅电极下方沟道区(区域292)中的杂质浓度所确定的一个阈值。亦即，擦除操作中的阈值不依赖于P型高浓度区域291的杂质浓度，而写入操作中的阈值受到很大影响。因此，借助于在存储功能单元下方以及源/漏区附近安置P型高浓度区域291，仅仅写入操作中的阈值大幅度变动，从而能够明显地提高存储效应(写入操作中的阈值与擦除操作中的阈值之间的差异)。
第七实施方案
如图17所示，除了将电荷保持膜(氮化硅膜242)分隔于沟道区或阱区的绝缘膜的厚度(T1)小于栅绝缘膜的厚度(T2)之外，第七实施方案的半导体存储器件中的存储单元具有基本上相似于第二实施方案的构造。
根据存储器重新写入操作时的承受电压要求，栅绝缘膜214的厚度T2具有下限。但绝缘膜的厚度T1可以小于T2，而不管承受电压的要求如何。
由于下列理由，存储单元中对T1的设计灵活性高。
在存储单元中，用来将电荷保持膜分隔于沟道区或阱区的绝缘膜不被栅电极和沟道区或阱区夹在中间。结果，作用在栅电极与沟道区或阱区之间的强电场不直接作用到用来将电荷保持膜分隔于沟道区或阱区的绝缘膜，而是从栅电极沿横向分布的比较低的电场作用到此绝缘膜。结果，能够使T1小于T2，而不管对栅绝缘膜的承受电压的要求如何。
借助于使T1更薄，电荷更容易注入到存储功能单元中，写入操作和擦除操作的电压被降低，即能够高速执行写入操作和擦除操作。由于当电荷被积累在氮化硅膜242中时，感生在沟道区或阱区的电荷量增加，故能够提高存储效应。
如图13中箭头284所示，存储功能单元中的电力线包括不穿过氮化硅膜242的短电力线。在比较短的电力线上，电场强度比较高，致使沿电功率线的电场在重新写入操作中起很大的作用。借助于减小T1，氮化硅膜242在图中被向下定位，箭头283所示的电力线因而穿过氮化硅膜。结果，存储功能单元沿电力线284的有效介电常数增大，电力线二端处的电位差因而能够被进一步降低。因此，施加到栅电极217的大部分电压被用来提高偏离区中的电场，写入操作和擦除操作从而变得更快。
相反，例如在以快速存储器为典型的EEPROM中，将分隔浮栅与沟道区或阱区的绝缘膜被栅电极(控制栅)和沟道区或阱区夹在中间，致使来自栅电极的强电场直接作用。因此，在EEPROM中，将浮栅分隔于沟道区或阱区的绝缘膜的厚度被调节，存储单元的功能优化从而被阻止。如从上面可见，提高T1灵活性的主要理由是将电荷保持膜与沟道区或阱区分隔开的绝缘膜不被夹在栅电极和沟道区或阱区中间。
如从上面可见，借助于设定T1＜T2而不使存储器的耐压性能退化，降低了写入操作和擦除操作的电压，即执行了高速写入操作和擦除操作，而且能够提高存储效应。
更优选的是，绝缘膜的厚度T1为0.8nm或以上，此时，制造工艺造成的均匀性和质量能够被保持在预定的水平，这是保持特性不大幅度退化的限度。
具体地说，在要求高承受电压的液晶驱动器LSI的情况下，在大的设计规则中，为了驱动液晶平板TFT，通常要求最大为15-18V的电压，致使栅氧化物膜无法被常规地减薄。在将图象调节用的非易失存储器安装在液晶驱动器LSI上的情况下，在本发明的存储单元中，将电荷保持膜(氮化硅膜242)分隔于沟道区或阱区的绝缘膜的厚度能够独立于栅绝缘膜的厚度而被优化设计。例如，对于栅电极长度(字线宽度)为250nm的存储单元，厚度能够被单独地设定为T1＝20nm和T2＝10nm，致使能够实现高写入效率的存储单元(当T1大于正常逻辑晶体管的厚度时不产生短沟道效应的理由是因为源区和漏区偏离于栅电极)
第八实施方案
如图18所示，除了将电荷保持膜(氮化硅膜242)分隔于沟道区或阱区的绝缘膜的厚度(T1)大于栅绝缘膜的厚度(T2)之外，第八实施方案的半导体存储器件中的存储单元具有基本上相似于第二实施方案的构造。
由于防止单元短沟道效应的要求，栅绝缘膜214的厚度T2具有上限。但绝缘膜的厚度T1可以大于T2，而不管防止短沟道效应的要求。具体地说，在按比例缩小过程中(在栅绝缘膜厚度减小的过程中)，将电荷保持膜(氮化硅膜242)分隔于沟道区或阱区的绝缘膜的厚度能够独立于栅绝缘膜的厚度被优化设计。从而得到了存储功能单元不干扰按比例缩小的效果。
如已经描述的那样，在存储单元中设计T1的灵活性高的理由是，将电荷保持膜分隔于沟道区或阱区的绝缘膜不被栅电极和沟道区或阱区夹在中间。结果，不管对栅绝缘膜防止短沟道效应的要求，能够使T1厚于T2。
借助于使T1更厚，能够防止积累在存储功能单元中的电荷的消耗，从而能够改善存储器的保持特性。
因此，借助于设定T1＞T2，能够改善保持特性而不使存储器的短沟道效应恶化。
考虑到重新写入速度的降低，绝缘膜的厚度T1最好是20nm或以下。
具体地说，在以快速存储器为典型的常规非易失存储器中，选择栅电极用作写入擦除栅电极，而对应于写入擦除栅电极的栅绝缘膜(包括浮栅)还用作电荷积累膜。由于对尺寸减小(膜的减薄对抑制短沟道效应是不可缺少的)的要求与对确保可靠性的要求(为了抑制被保持电荷的泄漏，将浮栅分隔于沟道区或阱区的绝缘膜的厚度不能够减小到大约7nm或以下)是矛盾的，故难以减小尺寸。实际上，根据I TRS(半导体的国际技术路线图)，没有希望将栅的物理长度减小到大约0.2微米或以下。在存储单元中，如上所述，由于T1和T2能够被单独地设计，故使尺寸的减小成为可能。
例如，对于栅电极长度(字线宽度)为45nm的存储单元，单独地设定了T2＝4nm和T1＝7nm，从而能够实现不产生短沟道效应的存储单元。即使当T2被设定为厚于正常逻辑晶体管的厚度时也不产生短沟道效应的理由是因为源/漏区偏离于栅电极。
由于在存储单元中源/漏区偏离于栅电极，故与正常逻辑晶体管相比，尺寸的减小更方便。
由于用来协助写入和擦除的电极不存在于存储功能单元的上部中，故作用在用来协助写入和擦除的电极与沟道区或阱区之间的强电场，不直接作用在将电荷保持膜分隔于沟道区或阱区的绝缘膜上，而是仅仅从栅电极沿水平方向分布的比较低的电场作用在此绝缘膜上。结果，能够实现栅长度被减小到等于或小于同一代工艺的逻辑晶体管的栅长度的存储单元。
第九实施方案
第九实施方案涉及到重新写入半导体存储器件的存储单元时电学特性的改变。
在N沟道型存储单元中，当存储功能单元中的电荷量改变时，呈现图19所示的漏电流(Id)～栅电压(Vg)特性(实测数值)。
如从图19可见，在从擦除状态执行写入操作的情况下(实线)，不仅阈值简单地增加，而且在子阈值区内，曲线的梯度也明显地降低。结果，在栅电压(Vg)比较高的区域内，擦除状态和写入状态之间的漏电流比率也高。例如，在Vg＝2.5V下，保持了二位数或以上的电流比率。此特性极大地不同于快速存储器的情况(图27)。
这种特性的出现是由于栅电极和扩散区彼此偏离，且栅电场不容易达及偏离区而出现的一种特殊的现象。当存储单元处于写入状态时，甚至当正电压被施加到栅电极时，反型层非常难以形成在存储功能单元下方的偏离区中。这是子阈值区域内Id-Vg曲线的梯度在写入状态中平缓的原因。
另一方面，当存储单元处于擦除状态时，高密度的电子被感生在偏离区中。而且，当0V被施加到栅电极时(亦即当栅电极处于关断状态时)，电子不被感生在栅电极下方的沟道中(结果，关断状态的电流小)。这是子阈值区域内Id-Vg曲线的梯度在擦除状态中陡峭，且电流增大速率(电导)在阈值或以上区域内高的原因。
如从上面明显地理解的那样，在本发明半导体存储器件的存储单元中，能够显著地使写入状态和擦除状态之间的漏电流比率高。
第十实施方案
如图20所示，第十实施方案的半导体存储器件的存储单元以扩散区与栅电极重叠的方式形成。更具体地说，扩散区由具有提供导电性的高浓度杂质的高浓度杂质区298和具有低浓度杂质的低浓度杂质区299构成。高浓度杂质区298被排列成偏移于栅电极。低浓度杂质区299与高浓度杂质区298相接触并成一整体，从而形成扩散区，并被排列成与栅电极重叠。因此，不同于第二实施方案图8所示的存储单元，扩散区与栅电极重叠。共用于图8和20的参考号不再赘述。
下面参照图21和22来描述由扩散区与栅电极之间的重叠而得到的效果。图21示出了具有图20结构的存储单元的存储效应，而图22示出了具有图8结构的存储单元的存储效应，都是用器件模拟方法计算的。
在图21中，水平轴表示栅电极217端部与高浓度杂质区298之间的距离(在图20中表示为W3)，而垂直轴表示写入时的漏电流与擦除时的漏电流之间的差值。此漏电流差值是当储存在存储单元中的信息被读出时探测到的电流差值。由于漏电流差值越大，读出速度就能够被提高得越多，故这是优选的。在图21中，对于低浓度杂质区299的杂质浓度为每立方厘米5×1016-3×1018的情况绘出了漏电流差值。图22中的水平轴表示图8中的偏移区271的宽度W1。在图22中，对于偏移区271的杂质浓度为每立方厘米4×1016-1×1018的情况绘出了漏电流差值。
如从图21与22之间的比较可见，在扩散区与栅电极彼此重叠的情况下，当W3或W1改变时，漏电流差值的起伏量较小。图8中的扩散区212和213或图20中的高浓度杂质区298，通常用存储功能单元作为掩模，利用离子注入方法来形成。因此，W1和W3由于存储功能单元的工艺线度的变化而变化。存储功能单元的工艺变化作为本发明存储单元特性变化的原因，是一个严重的问题。但借助于使扩散区与栅电极重叠，能够大幅度改正此问题。因此，借助于使扩散区与栅电极重叠，能够大幅度抑制存储单元读出特性的变化。
如从图21理解的那样，低浓度杂质区的杂质浓度越低，漏电流差值就越大。低浓度杂质区的杂质浓度最好为每立方厘米1×1018或以下，因为漏电流差值变得明显地更大。另一方面，在低浓度杂质区的杂质浓度为每立方厘米1×1015或以下的情况下，从导电类型相反的阱区或半导体衬底的扩散造成的杂质浓度变化变得明显，因而难以稳定地形成低浓度杂质区299。因此，低浓度杂质区的杂质浓度为每立方厘米1×1015-1×1018更优选。
当电子被积累在存储功能单元261和262中时，低浓度杂质区299被耗尽，致使漏电流减小，并出现存储效应。因此，低浓度杂质区299的厚度(图20中H1所示)最好被设定为低浓度杂质区299为了漏电流差值变大的原因而被完全耗尽。在低浓度杂质区299的杂质浓度为每立方厘米1×1018的情况下，耗尽层的厚度约为50nm。因此，低浓度杂质区299的厚度H1最好为50nm或以下。另一方面，当低浓度杂质区299的厚度H1小于1nm时，低浓度杂质区299本身的电阻变大，漏电流从而明显地减小。因此，低浓度杂质区299的厚度H1为1-50nm更优选。
第十一实施方案
如图23所示，第十一实施方案的半导体存储器件的存储单元与第十实施方案的存储单元的不同之处在于部分扩散区存在于高于栅绝缘膜与半导体层之间界面的层面处。
栅电极317经由绝缘膜314被形成在半导体衬底311上。由氮化硅膜组成的存储功能单元342被形成在栅电极317二侧壁上。存储功能单元342可以具有其中氮化硅膜以相似于第十实施方案(图20)的方式被氧化硅膜夹在中间的结构。而且，层叠的扩散层312被形成在存储功能单元342的侧壁上。从层叠的扩散层312泄漏的杂质区域352被形成在层叠的扩散层312下方，并减小区域352，特别是存储功能单元342下方(区域399)的厚度。层叠的扩散层312和区域352一起构成扩散层。参考号361表示器件隔离区。
利用图23所示存储单元那样的结构，其中部分扩散区存在于高于栅绝缘膜与半导体层之间界面的层面处，即使在形成于半导体衬底中的从层叠的扩散层312泄漏的杂质的区域352的厚度小的情况下，扩散区的电阻也能够被保持小。在图20所示的存储单元的情况下，为了保持扩散区的电阻小，必须提供高浓度杂质区298。当部分扩散区存在于高于栅绝缘膜与半导体层之间界面的层面处，同时保持扩散区的电阻小时，就容易减小存储功能单元下方扩散区的厚度，从而提高存储效应。
由于与第十实施方案的存储单元(图20)相似的理由，因为漏电流差值变大，存储功能单元下方扩散区(区域399)的杂质浓度最好被设定为每立方厘米1×1015-1×1018。
由于与第十实施方案的存储单元(图20)相似的理由，因为漏电流差值变大，存储功能单元下方扩散区(区域399)的厚度(图23中H2所示)最好为1-50nm。
图24A-24D示出了用来形成第十一实施方案的存储单元的步骤。在图24A-24D中，将描述形成被排列的多个存储单元的情况。
首先，如图24A所示，用已知的步骤，在半导体衬底311上形成器件隔离区361、栅绝缘膜314、以及栅电极317。
接着，如图24B所示，在栅电极317的侧壁上形成存储功能单元342。可以用例如在衬底整个表面上淀积厚度为5-50nm的氮化硅膜，然后对此膜进行回腐蚀的方法，来形成存储功能单元342。
如图24C所示，在存储功能单元342的侧壁上形成层叠的扩散层312。可以用例如在衬底的整个表面上淀积厚度为20-200nm的多晶硅，然后对多晶硅进行回腐蚀的方法，来形成层叠的扩散层312。然后，注入例如31P+(磷离子)。最好在磷原子不达及半导体衬底311的条件下，尽可能多地注入磷原子(图24C中381所示)。在此情况下，设定注入能量为5-50KeV以及剂量为每平方厘米1×1015-1×1016就足够了。
如图24D所示，当进行热处理时，杂质从层叠的扩散层312泄漏，从而形成区域352。层叠的扩散层312和区域352一起作为扩散区。
然后，用已知的方法形成上部布线等，从而完成半导体器件。
层叠的扩散层312最好由多晶半导体或非晶半导体组成。在多晶半导体和非晶半导体中，杂质的扩散速度比体晶体中快得多。结果，在热处理时，杂质迅速地在层叠的扩散层中扩散，而在半导体衬底中，杂质扩散得慢。在存储功能单元342与半导体衬底311之间的界面周围，杂质扩散比较快，并到达栅端部。因此，借助于形成多晶半导体或非晶半导体的层叠扩散层312，能够容易在存储功能单元342下方形成薄的扩散区。
第十二实施方案
图25示出了作为其中装配了半导体存储器件的便携式电子装置的便携式电话。
此便携式电话主要由控制电路811、电池812、RF(射频)电路813、显示器814、天线815、信号线816、电源线817等构成。在控制电路811中，装配了上述的半导体存储器件或半导体器件。利用每个晶体管能够储存2位且其尺寸容易为便携式电子装置减小的半导体存储器件，改善了便携式电子装置的功能和操作速度，并能够降低制造成本。
如从上面显然理解的那样，借助于将存储功能单元中的电荷量改变转换成电流量，根据第一情况的半导体存储器件被做成如存储单元那样工作。由于形成在栅电极二侧上的二个存储功能单元独立于栅绝缘膜，故存储功能单元的存储功能与栅绝缘膜的晶体管工作功能被彼此分隔开。结果就容易减小栅绝缘膜的厚度和抑制短沟道效应，同时保持足够的存储功能。由于形成在栅电极二侧上的二个存储功能单元被栅电极彼此分隔开，故能够有效地抑制重新写入时出现的干扰。换言之，二个存储功能单元之间的距离能够被做得更短。因此，能够得到每个晶体管能执行储存2位或更多位信息的工作且其尺寸被容易地减小的半导体存储器件。
而且，各个扩散区由高浓度杂质区和低浓度杂质区构成，且低浓度杂质区与栅电极重叠。因此，能够大幅度抑制存储单元读出特性的变化。
借助于将低浓度杂质区的杂质浓度设定为每立方厘米1×1015～每立方厘米1×1018，在稳定地形成低浓度杂质区的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
借助于将低浓度杂质区的厚度设定为1-50nm，在防止扩散区电阻明显地增大和漏电流减小的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
根据第二情况的半导体存储器件也表现相似于根据第一情况的半导体存储器件的作用和效果。
而且，由于部分扩散区存在于高于栅绝缘膜与半导体层之间界面的层面处，故在保持扩散区电阻低的情况下，能够减小存储功能单元下方扩散区的厚度，于是就能够容易地提高存储效应。
当存在于高于栅绝缘膜与半导体层之间界面的层面处的扩散区部分由多晶半导体或非晶半导体组成时，在存储功能单元下方能够容易地形成薄的扩散区。因此，能够容易地形成存储效应高的存储单元。
借助于将存储功能单元下方扩散区的杂质浓度设定为每立方厘米1×1015～每立方厘米1×1018，在稳定地形成扩散区中存储功能单元下方部分的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
借助于将存储功能单元下方扩散区的厚度设定为1-50nm，在防止扩散区电阻明显地增大和漏电流减小的情况下，能够使写入时的漏电流与擦除时的漏电流之间的差别更大。
存储功能单元有具有保持电荷的功能的膜，且具有保持电荷的功能的膜的表面被排列成几乎平行于栅绝缘膜的表面，从而能够减小存储单元的存储效应的变化。结果，能够抑制存储单元的读出电流变化。而且，能够减小保持信息的存储单元的特性变化，致使能够改善存储单元的信息保持特性。
作为变通，具有保持电荷的功能的膜被排列成几乎平行于栅电极的侧面，从而能够提高存储单元的重新写入速度。固此，能够以更高的速度执行存储单元的重新写入操作。
作为变通，存储功能单元可以具有将具有保持电荷的功能的膜与沟道区或半导体层彼此分隔的绝缘膜，且此绝缘膜可以比栅绝缘膜更薄，厚度为0.8nm或以上。利用此结构，能够降低存储单元在写入操作和擦除操作中的电压，即能够以更高的速度执行写入操作和擦除操作。由于存储单元的存储效应提高了，故能够提高存储器部分的读出速度。
当存储功能单元可以具有将具有保持电荷的功能的膜与沟道区或半导体层彼此分隔开的绝缘膜，且此绝缘膜可以比栅绝缘膜更厚，厚度为20nm或以下时，能够改善保持特性而不恶化存储单元的短沟道效应。结果，即使当存储单元以高封装密度被安装时，也能够得到足够的信息保持特性。
在包括根据第一或第二情况的半导体存储器件的便携式电子装置中，功能和操作速度被改善，并能够降低制造成本。