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1、10申请公布号CN104157562A43申请公布日20141119CN104157562A21申请号201410425730622申请日20140826H01L21/28520060171申请人上海华虹宏力半导体制造有限公司地址201203上海市浦东新区张江高科技园区祖冲之路1399号72发明人赵波74专利代理机构北京集佳知识产权代理有限公司11227代理人应战骆苏华54发明名称半导体结构的形成方法57摘要一种半导体结构的形成方法，包括提供基底；在所述基底内形成通孔；采用物理气相沉积工艺，在所述通孔底部和侧壁表面形成钨成核层；采用化学气相沉积工艺，在所述钨成核层表面形成钨体层，且所述钨体层填。
2、充满所述通孔。本发明采用物理气相沉积工艺形成致密性高且厚度均匀的钨成核层，从而使得形成的钨体层也具有较高的致密度，并且钨体层填充通孔的效果更好，减小甚至消除钨体层内的孔洞，进而提高半导体结构的可靠性及电学性能。51INTCL权利要求书1页说明书8页附图4页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书8页附图4页10申请公布号CN104157562ACN104157562A1/1页21一种半导体结构的形成方法，其特征在于，包括提供基底；在所述基底内形成通孔；采用物理气相沉积工艺，在所述通孔底部和侧壁表面形成钨成核层；采用化学气相沉积工艺，在所述钨成核层表面形成钨体层，且所。
3、述钨体层填充满所述通孔。2如权利要求1所述半导体结构的形成方法，其特征在于，所述钨成核层的材料为钨、氮化钨或硅化钨。3如权利要求2所述半导体结构的形成方法，其特征在于，采用溅射镀膜法进行所述物理气相沉积工艺。4如权利要求3所述半导体结构的形成方法，其特征在于，所述钨成核层的材料为钨，所述溅射镀膜法的工艺参数为提供纯钨靶材，基底温度为150摄氏度至250摄氏度，直流功率为1500瓦至2500瓦，溅射气氛气体为AR，AR流量为50SCCM至100SCCM。5如权利要求1所述半导体结构的形成方法，其特征在于，所述钨成核层的厚度为50埃至300埃。6如权利要求1所述半导体结构的形成方法，其特征在于，所。
4、述基底包括衬底，位于所述衬底内的金属层，所述金属层表面与衬底表面齐平；位于所述衬底表面的刻蚀停止层；位于所述刻蚀停止层表面的介质层。7如权利要求6所述半导体结构的形成方法，其特征在于，形成所述通孔的工艺步骤包括在所述介质层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述介质层以及刻蚀停止层，直至暴露出金属层表面，在基底内形成通孔；去除所述图形化的掩膜层。8如权利要求1所述半导体结构的形成方法，其特征在于，在形成所述钨成核层之前，还包括步骤在所述通孔的底部和侧壁表面形成粘附层；在所述粘附层表面形成扩散阻挡层。9如权利要求8所述半导体结构的形成方法，其特征在于，所述扩散阻挡层的材料为T。
5、IN、TAN或TIWN。10如权利要求1所述半导体结构的形成方法，其特征在于，采用化学气相沉积工艺的工艺参数为反应气体包括WF6和H2，其中，WF6的流量为100SCCM至500SCCM，H2流量为1000SCCM至20000SCCM，反应腔室温度为300摄氏度至450摄氏度。权利要求书CN104157562A1/8页3半导体结构的形成方法技术领域0001本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。背景技术0002随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，两层以上的多层金属互连技术得到广泛应用。0003目前，两个不同金属层之间的电。
6、连接，可以通过在两个金属层之间的介质层内形成通孔并填充导电材料，以形成栓塞PLUG结构而实现。栓塞的形成质量对半导体器件的性能影响很大，如果栓塞形成质量较差，会使得互连结构电阻增大，影响半导体器件的性能。0004随着工艺尺寸的不断减小，铜互连工艺得到广泛应用，即采用金属铜作为栓塞的填充材料。然而，金属铜在介质层内具有较高的扩散系数，且金属铜的抗电迁移能力较差，金属铜的扩散会造成器件的性能低下甚至失效。而金属钨具有优良的台阶覆盖率STEPCOVERAGE和填充性，且金属钨在介质层内的扩散系数比铜的扩散系数小的多，因此通常采用金属钨作为栓塞的填充材料。0005然而，现有技术形成的半导体结构的可靠性。
7、以及电学性能仍有待提高。发明内容0006本发明解决的问题是如何提高形成的钨成核层的质量，从而提高形成的钨体层的质量，提高半导体结构的可靠性及电学性能。0007为解决上述问题，本发明提供一种半导体结构的形成方法，包括提供基底；在所述基底内形成通孔；采用物理气相沉积工艺，在所述通孔底部和侧壁表面形成钨成核层；采用化学气相沉积工艺，在所述钨成核层表面形成钨体层，且所述钨体层填充满所述通孔。0008可选的，所述钨成核层的材料为钨、氮化钨或硅化钨。0009可选的，采用溅射镀膜法进行所述物理气相沉积工艺。0010可选的，所述钨成核层的材料为钨，所述溅射镀膜法的工艺参数为提供纯钨靶材，基底温度为150摄氏度。
8、至250摄氏度，直流功率为1500瓦至2500瓦，溅射气氛气体为AR，AR流量为50SCCM至100SCCM。0011可选的，所述钨成核层的厚度为50埃至300埃。0012可选的，所述基底包括衬底，位于所述衬底内的金属层，所述金属层表面与衬底表面齐平；位于所述衬底表面的刻蚀停止层；位于所述刻蚀停止层表面的介质层。0013可选的，形成所述通孔的工艺步骤包括在所述介质层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述介质层以及刻蚀停止层，直至暴露出金属层表面，在基底内形成通孔；去除所述图形化的掩膜层。0014可选的，在形成所述钨成核层之前，还包括步骤在所述通孔的底部和侧壁表面形成粘附层。
9、；在所述粘附层表面形成扩散阻挡层。说明书CN104157562A2/8页40015可选的，所述扩散阻挡层的材料为TIN、TAN或TIWN。0016可选的，采用化学气相沉积工艺的工艺参数为反应气体包括WF6和H2，其中，WF6的流量为100SCCM至500SCCM，H2流量为1000SCCM至20000SCCM，反应腔室温度为300摄氏度至450摄氏度。0017与现有技术相比，本发明的技术方案具有以下优点0018本发明提供的半导体结构的形成方法，在基底内形成通孔后，采用物理气相沉积工艺，在所述通孔底部和侧壁表面形成钨成核层；由于物理气相沉积工艺未涉及化学反应，物理气相沉积工艺过程中的粒子易与反应。
10、腔室内的气体分子发生碰撞，使粒子运动方向随机，在通孔底部和侧壁形成的钨成核层厚度更均匀；并且，由于物理气相沉积工艺形成的钨成核层的晶核质量比化学气相沉积工艺形成的钨成核层的晶核质量更高，使得形成的钨成核层的致密性更好。在所述厚度更均匀且致密性更好的钨成核层表面形成钨体层时，所述钨体层的致密性得到提高，且钨体层填充通孔的效果更好，使得钨体层内的孔洞尺寸减小甚至没有孔洞，提高半导体结构的可靠性及电学性能。0019进一步，采用溅射镀膜法进行所述物理气相沉积工艺，在溅射镀膜工艺过程中提供离子源，所述离子源产生的离子在真空中经过加速凝聚形成高能量的离子束流，所述高能量的离子束流轰击靶材表面，高能量的离子。
11、和靶材表面原子发生动能交换，使得靶材表面的原子获得高能量离开靶材，并且沉积在扩散阻挡层表面以形成钨成核层，由于所述原子具有高能量，从而进一步提高钨成核层的致密性以及晶核质量，更有利于提高形成的钨体层的质量。0020进一步，在形成钨成核层之前，在通孔底部和侧壁表面形成粘附层、在所述粘附层表面形成扩散阻挡层，提高了介质层与钨体层之间的粘附性，并且阻挡形成钨体层的工艺过程中对介质层和衬底内的硅造成消耗，阻挡钨体层内的钨原子扩散进入介质层内，进一步提高半导体结构的可靠性及电学性能。0021进一步，由于采用物理气相沉积工艺形成的钨成核层的致密性高且厚度均匀，因此本发明实施例形成的钨成核层的厚度比现有技术。
12、形成的钨成核层的厚度更薄，即能保证在所述钨成核层表面形成的钨体层具有较高的质量。本发明实施例中钨成核层的厚度为50埃至300埃，因此与现有技术相比而言，在形成钨成核层后，通孔的开口尺寸比现有技术通孔的开口尺寸更大，从而更有利于提高钨体层填充通孔的效果，进一步提高形成的钨体层的质量。0022更进一步，本发明在形成钨成核层的工艺过程中，基底温度为150摄氏度至250摄氏度，直流功率为1500瓦至2500瓦，溅射气氛气体为AR，AR流量为50SCCM至100SCCM，在这一工艺条件下，在扩散阻挡层表面形成的钨成核层质量更佳，致密性以及厚度均匀性均更好。附图说明0023图1为半导体结构形成方法的流程示。
13、意图；0024图2至图9为本发明一实施例提供的半导体结构形成过程的剖面结构示意图；0025图10为采用化学气相沉积工艺形成钨成核层的半导体结构剖面结构的SEM图；0026图11为本发明实施例形成的半导体结构剖面结构的SEM图。说明书CN104157562A3/8页5具体实施方式0027由背景技术可知，现有技术形成的半导体结构的可靠性和电学性能仍有待提高。0028针对半导体结构的形成方法进行研究，半导体结构的形成方法包括以下步骤步骤S1、提供衬底，所述衬底内形成有金属层，金属层表面与衬底表面齐平，所述衬底表面形成有介质层；步骤S2、在所述介质层表面形成图形化的掩膜层，以所述图形化的掩膜层为掩膜，。
14、刻蚀所述介质层形成通孔，所述通孔底部暴露出金属层表面；步骤S3、去除所述掩膜层；在所述通孔内填充满金属钨层，且所述金属钨层还覆盖于介质层表面；步骤S4，采用化学气机械抛光工艺，去除高于介质层表面的金属钨层，使剩余的金属钨层与介质层顶部齐平。0029由于形成金属钨层的过程中，钨源例如，WF6会与介质层中的硅发生反应，造成介质层内的硅消耗以及衬底内的硅消耗；并且，金属钨层与介质层之间的粘附性较差，为此，在形成所述金属钨层之前，还包括步骤在所述通孔底部和侧壁表面形成扩散阻挡层，避免对硅的消耗且提高金属钨层与介质层间的粘附性。通常所述扩散阻挡层的材料为TIN。0030并且，为了改善形成金属钨层的质量，。
15、通常采用预先形成钨成核层然后在钨成核层表面形成填充满通孔的钨体层的方法形成所述金属钨层。一方面，所述钨成核层作为钨体层的生长点，所述钨成核层的形成质量影响着后续形成的钨体层的质量；另一方面，由于钨体层的形成过程中钨源例如，WF6会与扩散阻挡层中的TI发生反应腐蚀TI，在形成钨体层之前在扩散阻挡层表面形成钨成核层，还有利于避免腐蚀扩散阻挡层中的TI。0031由于钨体层采用化学气相沉积工艺形成，为了节约产品进出工艺腔室所需的时间以及工艺腔室预处理时间，通常也采用化学气相沉积工艺形成钨成核层，且钨成核层的工艺腔室和钨体层的工艺腔室为同一化学气相沉积腔室。0032然而，在形成扩散阻挡层、钨成核层以及钨。
16、体层后，形成的半导体结构的电学性能以及可靠性仍有待提高。0033进一步研究发现，将通孔分为相互贯穿的上部分和下部分，采用化学气相沉积工艺形成钨成核层时，受到化学气相沉积工艺的工艺限制，上部分的钨成核层的厚度较厚且质量较高，而下部分的钨成核层厚度较薄且钨成核层的晶核质量较差，导致后续在形成钨体层时，上部分钨成核层表面的钨体层生长速率快，而下部分钨成核层表面的钨体层生长速率慢，进而造成当通孔的开口被钨体层封闭时，通孔内仍有部分区域未被钨体层填充满，使得形成的钨体层内具有孔洞，影响半导体结构的可靠性和电学性能。0034并且，由于钨成核层的晶核质量较差，在所述钨成核层表面形成的钨体层的质量也相对较差。。
17、同时，由于下部分的钨成核层厚度较薄，甚至出现通孔底部和其他区域未形成钨成核层的问题，导致在形成钨体层的过程中，WF6与这些区域的扩撒阻挡层中的TI反应，造成这些区域的扩散阻挡层被腐蚀，也会造成半导体结构的可靠性和电学性能变差。0035为此，本发明提供一种半导体结构的形成方法，提供基底；刻蚀去除部分厚度的基底，在所述基底内形成通孔；采用物理气相沉积工艺，在所述通孔底部和侧壁表面形成钨成核层；采用化学气相沉积工艺，在所述钨成核层表面形成钨体层，且所述钨体层填充满所述通孔。本发明采用物理气相沉积工艺形成致密性高且厚度均匀的钨成核层，从而使得形成的钨体层也具有较高的致密度，并且钨体层填充通孔的效果更好。
18、，减小甚至消除钨体层内说明书CN104157562A4/8页6的孔洞，进而提高半导体结构的可靠性及电学性能。0036为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。0037图2至图9为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。0038请参考图2，提供基底。0039所述基底为单层结构或叠层结构。所述基底为单层结构时，所述基底包括衬底；本实施例中，所述基底为叠层结构，所述基底包括衬底100，位于所述衬底100内的金属层101，所述金属层101与衬底100表面齐平；位于所述衬底100表面的介质层103。0040所述衬底100的材料为单晶硅。
19、、单晶锗、锗化硅、碳化硅或砷化镓；所述衬底100也可以为绝缘体上的硅衬底；所述衬底100表面还可以形成有若干界面层或外延层以提高半导体结构的电学性能。0041所述衬底100内还可以形成有器件，如PMOS晶体管、CMOS晶体管、电阻器、电容器或电感器。本实施例中，所述衬底100内还形成有金属层101，所述金属层101与衬底100表面齐平，所述金属层101用于电连接器件的源区、漏区或栅极结构。0042所述金属层101的材料为CU、AL、W或AG。0043本实施例中，所述基底还包括位于衬底100表面的刻蚀停止层102，所述刻蚀停止层102位于衬底100和介质层103之间。后续刻蚀介质层103的刻蚀工。
20、艺对介质层103的刻蚀速率大于对刻蚀停止层102的刻蚀速率，避免对衬底100造成过刻蚀，且所述刻蚀停止层103还起到保护衬底100内器件的作用。0044所述刻蚀停止层102的材料为氮化硅、碳化硅或掺碳氮化硅。0045所述介质层103的材料为氧化硅、低K介质材料低K介质材料指相对介电常数大于等于25、小于39的介质材料或超低K介质材料超低K介质材料指相对介电常数小于25的介质材料。采用低K介质材料或超低K介质材料作为介质层103的材料，可以有效的降低半导体结构的延迟问题，提高半导体结构的运行速率。0046所述低K介质材料或超低K介质材料多为多孔材料。具体的，所述低K介质材料或超低K介质材料为多孔。
21、的掺氟玻璃或掺碳玻璃，所述超低K介质材料为多孔的SICOH。0047本实施例中，所述介质层103的材料为氧化硅，介质层103的厚度为200埃至2000埃。0048请参考图3，在所述介质层103表面形成图形化的掩膜层104，所述图形化的掩膜层104内具有暴露出介质层103表面的开口105。0049后续以所述图形化的掩膜层104为掩膜刻蚀介质层103后，在介质层103内形成通孔，所述开口105的位置和大小确定后续形成的通孔的位置和大小。0050所述图形化的掩膜层104为单层结构或叠层结构，所述图形化的掩膜层104的材料为氧化硅、氮化硅、金属材料或光刻胶。0051本实施例以所述图形化的掩膜层104为。
22、单层结构为例做示范性说明，所述图形化的掩膜层104的材料为氮化硅。作为一个具体实施例，形成所述图形化的掩膜层104的工艺步骤包括在所述介质层103表面形成初始掩膜层；在所述图形化掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层形成具有开口105的图形化的掩膜层104，所述开口105暴露出介质层103表面；去除所述图形化的光刻胶层。说明书CN104157562A5/8页70052在其他实施例中，所述图形化的掩膜层为光刻胶层时，形成图形化的掩膜层的工艺步骤包括采用旋转涂覆工艺在介质层表面形成初始光刻胶层；对所述初始光刻胶层进行曝光显影处理，形成图形化的掩膜层。005。
23、3请参考图4，以所述图形化的掩膜层104请参考图3为掩膜，沿开口105请参考图3刻蚀所述介质层103以及刻蚀停止层102，直至暴露出金属层101表面，在所述基底内形成通孔106。0054采用干法刻蚀工艺，刻蚀所述介质层103以及刻蚀停止层102。0055作为一个具体实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的刻蚀气体包括CF4或CHF3。0056还包括步骤去除所述图形化的掩膜层104。本实施例中，所述图形化的掩膜层104的材料为氮化硅，采用湿法刻蚀工艺去除所述图形化的掩膜层104，所述湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，磷酸的质量百分比为65至85，溶液的温度为80度至1。
24、50度。0057请参考图5，在所述通孔106的底部和侧壁表面形成粘附层107，所述粘附层107还位于介质层103顶部表面。0058本实施例中所述粘附层103的材料为TI。0059所述粘附层103的作用为一方面，若直接在通孔106底部和衬底表面形成扩散阻挡层，所述扩散阻挡层与介质层103之间的粘附性仍有待提高，直接在通孔106底部和侧壁表面形成扩散阻挡层会造成扩散阻挡层台阶覆盖性STEPCOVERAGE差的问题，而所述粘附层107能够改善后续形成的扩散阻挡层的台阶覆盖性问题，提高扩散阻挡层与介质层103间的粘附性；另一方面，在一定温度下，TI会与介质层103内的硅和衬底100内的硅发生反应形成硅。
25、化钛，硅化钛的电阻率低于TI的电阻率，从而降低半导体结构的接触电阻。0060采用化学气相沉积工艺或物理物理气相沉积工艺形成所述粘附层103。0061本实施例中，采用化学气相沉积工艺形成所述粘附层107，所述粘附层107的厚度为20埃至200埃。0062为了降低半导体结构的接触电阻，在形成所述粘附层107之后，还可以对基底进行退火处理，使TI与介质层107或衬底100内的硅发生反应形成硅化钛。0063请参考图6，在所述粘附层107表面形成扩散阻挡层108。0064所述扩散阻挡层108的作用为首先，扩散阻挡层108与粘附层107间的粘附性强，扩散阻挡层108与后续形成钨成核层间的粘附性高，从而提高。
26、钨成核层以及钨体层的质量，提高钨体层的填充效果；其次，扩散阻挡层108阻挡后续的WF6与粘附层107中的TI发生反应；再次，扩散阻挡层108具有阻挡后续的WF6与介质层103或衬底100内的硅发生反应的作用，WF6与硅发生反应形成具有高电阻率的钨的硅化物，会导致半导体结构的接触电阻增大；最后，所述扩散阻挡层108还具有阻挡后续形成的钨成核层以及钨体层中的钨向介质层103内扩散的作用。0065所述扩散阻挡层108的材料为TIN、TAN或TIWN。本实施例中，所述扩散阻挡层108的材料为TIN。0066采用金属有机化合物化学气相沉积工艺MOCVD，METALORGANICCHEMICALVAPOR。
27、DEPOSITION形成所述扩散阻挡层108，所述扩散阻挡层108的厚度为20埃至500埃。说明书CN104157562A6/8页80067所述金属有机化合物气相沉积工艺中所采用的反应物为含钛的有机化合物，作为一个具体实施例，所述金属有机化合物化学气相沉积工艺的工艺参数为所述含钛的有机化合物为双甲基胺钛TINCH324，双甲基胺钛的流量为100SCCM至500SCCM，反应腔室温度为400摄氏度至450摄氏度，反应腔室压强为1托至10托。0068在其他实施例中，也可以不形成粘附层，在介质层内形成通孔之后，在通孔底部和侧壁表面形成扩散阻挡层，所述扩散阻挡层还位于介质层顶部表面。0069请参考图7。
28、，采用物理气相沉积工艺，在所述扩散阻挡层108表面形成钨成核层109。0070所述钨成核层109的材料为钨、氮化钨或硅化钨。0071所述钨成核层109作为后续形成的钨体层的生长点，所述钨成核层109的致密性越好厚度越均匀，后续形成的钨体层填充通孔106的性能越好，钨体层的致密性越好且钨体层中的孔洞越小，越有利于提高半导体结构的可靠性及电学性能。0072同时，所述钨成核层109还起到保护扩散阻挡层108的作用，防止后续形成钨体层的工艺过程中的钨源与扩散阻挡层108接触，防止扩散阻挡层108内的TI被腐蚀；所述钨成核层109的厚度均匀性影响着扩散阻挡层108的质量，若在某些区域钨成核层109的厚度。
29、很薄，那么钨源将很容易通过所述厚度很薄的钨成核层109扩散进入扩散阻挡层109内，对扩散阻挡层109造成腐蚀。0073为此，本实施例中希望形成厚度均匀且致密性高的钨成核层109，以提高后续形成的钨成核层的质量以及防止扩散阻挡层108被腐蚀。由于物理气相沉积工艺未涉及化学反应，物理气相沉积工艺过程中的粒子所述离子沉积在扩散阻挡层108表面后形成钨成核层109易与反应腔室内的气体分子发生碰撞，使粒子运动方向随机，在扩散阻挡层108形成的钨成核层109厚度更均匀；并且，由于物理气相沉积工艺形成的钨成核层109的晶核质量比化学气相沉积工艺形成的钨成核层的晶核质量更高，使得形成的钨成核层109的致密性更。
30、好0074本实施例中，采用溅射镀膜法进行所述物理气相沉积工艺，通过溅射靶材的方式，在扩散阻挡层108表面形成钨成核层109。在溅射镀膜工艺过程中提供离子源，所述离子源产生的离子在真空中经过加速凝聚形成高能量的离子束流，所述高能量的离子束流轰击靶材表面，高能量的离子和靶材表面原子发生动能交换，使得靶材表面的原子获得高能量离开靶材，并且沉积在扩散阻挡层108表面以形成钨成核层109。0075由于离子束流的能量高，所述能量传递给靶材表面原子后所述原子获得高能量，使得形成的钨成核层109致密度高，钨成核层109的质量比采用化学气相沉积工艺形成的钨成核层的质量高；同时，由于靶材表面原子离子靶材后达到扩散。
31、阻挡层108表面各区域的概率趋于一致，因此与采用化学气相沉积工艺相比，本实施例在扩散阻挡层108表面形成的钨成核层109的厚度更均匀，钨成核层109的台阶覆盖性更好。0076作为一个具体实施例，所述钨成核层109的材料为钨，所述钨成核层109的厚度为50埃至300埃。0077经研究发现，在溅射镀膜法的工艺过程中，若基底温度过低，形成的钨成核层109中晶粒过小，晶界散射过多，不利于后续的钨体层的生长；若基底温度过高，形成的钨成核层109中的晶粒过大，钨成核层109中的缺陷增多，不利于后续的钨体层的生长，且半导体说明书CN104157562A7/8页9结构的电阻增加；若直流功率过低，靶材表面原子获。
32、得的能量过低，形成的钨成核层109的致密性较差；若直流功率过高，离子束流的能量过大，轰击靶材时容易造成靶材开裂，且靶材表面原子获得的能量也过大，容易造成形成的钨成核层109的致密性下降；若气氛气体流量过低，形成的离子束流中离子过少，形成的钨成核层109的晶化率过低，不利于提高后续形成的钨体层的质量；同样的，若气氛气体流量过高，形成的离子束流中离子过多，靶材表面原子与离子束流碰撞增多，形成的钨成核层109的晶化率也将过低。0078综合上述因素考虑，本实施例中，所述溅射镀膜法的工艺参数为提供纯钨靶材，基底温度为150摄氏度至250摄氏度，直流功率为1500瓦至2500瓦，溅射气氛气体为AR，AR流。
33、量为50SCCM至100SCCM。在这一工艺参数下形成的钨成核层109的质量较佳。0079作为一个具体实施例，溅射镀膜法的工艺参数为基底温度为200度，直流功率为200瓦，AR流量为75SCCM时，形成的钨成核层109的致密性和厚度均匀性最好。0080本实施例中，由于形成的钨成核层109的致密性好且厚度均匀性高，因此与采用化学气相沉积工艺相比，本实施例形成厚度更薄的钨成核层109钨成核层109的厚度为50埃至300埃，即可保证后续在钨成核层109表面生长的钨体层具有较高的质量；因此与采用化学气相沉积工艺形成钨成核层相比，本实施例在形成钨成核层109之后，通孔106开口尺寸更大，从而更有利于提高。
34、后续形成的钨体层填充通孔106的效果，进一步提高形成的钨体层的质量。0081在其他实施例中，在形成钨成核层之前，通孔底部和侧壁表面未形成扩散阻挡层时，则采用物理气相沉积工艺，在通孔底部和侧壁表面形成钨成核层。0082请参考图8，采用化学气相沉积工艺，在所述钨成核层109表面形成钨体层110，且所述钨体层110填充满所述通孔106请参考图7。0083由于钨成核层109的致密度高，且钨成核层109的厚度均匀，因此在所述钨成核层109表面形成钨体层110的速率比较一致，避免在填充满通孔106后钨体层110内形成孔洞，从而提高形成的钨体层110的质量，降低半导体结构的接触电阻，提高半导体结构的可靠性及。
35、电学性能。0084并且，由于钨成核层109的厚度均匀，所述钨成核层109保护扩散阻挡层108的效果显著，防止形成钨体层110过程中的钨源扩散进入扩散阻挡层108内，避免对扩散阻挡层108造成腐蚀，从而进一步提高半导体结构的可靠性及电学性能。0085同时，由于钨成核层109的厚度较薄50埃至300埃，使得在形成钨成核层109后通孔106开口尺寸较大，使得形成钨体层110的工艺窗口较大，从而提高钨体层110填充通孔106的填充效果。0086作为一个具体实施例，所述化学气相沉积工艺的工艺参数为反应气体包括WF6和H2，其中，WF6的流量为100SCCM至500SCCM，H2流量为1000SCCM至2。
36、0000SCCM，反应腔室温度为300摄氏度至450摄氏度。0087请参考图9，去除高于介质层103表面的钨体层110、钨成核层109、扩散阻挡层108以及粘附层107，使钨体层110、钨成核层109、扩散阻挡层108以及粘附层107顶部表面与介质层103顶部表面齐平。0088本实施例中，采用化学机械抛光工艺，研磨去除高于介质层103顶部表面的钨体层110、钨成核层109、扩散阻挡层108以及粘附层107。说明书CN104157562A8/8页100089请相应参考图10及图11，图10为采用化学气相沉积工艺形成钨成核层的半导体结构剖面结构的扫描电子显微镜SEM，SCANNINGELECTRO。
37、NMICROSCOPE图，图11为本实施例采用形成的半导体结构剖面结构的扫描电子显微镜图，且图10和图11是在相同分辨率下获得的SEM图。0090图10和图11中通孔的尺寸相同，通孔的纵宽比即通孔的宽度尺寸/通孔的高度尺寸相同，从图10及图11中不难发现，图11中的钨体层的致密性更高，并且图11中填充通孔的效果更好，图11中钨体层中的孔洞尺寸明显小于图10钨体层中的孔洞尺寸，说明采用本实施例提供的方法形成的半导体结构的性能更优越，可靠性更高。0091综上，本发明提供的半导体结构的技术方案具有以下优点0092首先，在基底内形成通孔后，采用物理气相沉积工艺，在所述通孔底部和侧壁表面形成钨成核层；由。
38、于物理气相沉积工艺未涉及化学反应，物理气相沉积工艺过程中的粒子易与反应腔室内的气体分子发生碰撞，使粒子运动方向随机，在通孔底部和侧壁形成的钨成核层厚度更均匀；并且，由于物理气相沉积工艺形成的钨成核层的晶核质量比化学气相沉积工艺形成的钨成核层的晶核质量更高，使得形成的钨成核层的致密性更好。在所述厚度更均匀且致密性更好的钨成核层表面形成钨体层时，所述钨体层的致密性得到提高，且钨体层填充通孔的效果更好，使得钨体层内的孔洞尺寸减小甚至没有孔洞，提高半导体结构的可靠性及电学性能。0093其次，采用溅射镀膜法进行所述物理气相沉积工艺，在溅射镀膜工艺过程中提供离子源，所述离子源产生的离子在真空中经过加速凝聚。
39、形成高能量的离子束流，所述高能量的离子束流轰击靶材表面，高能量的离子和靶材表面原子发生动能交换，使得靶材表面的原子获得高能量离开靶材，并且沉积在扩散阻挡层表面以形成钨成核层，由于所述原子具有高能量，从而进一步提高钨成核层的致密性以及晶核质量，更有利于提高形成的钨体层的质量。0094再次，在形成钨成核层之前，在通孔底部和侧壁表面形成粘附层、在所述粘附层表面形成扩散阻挡层，提高了介质层与钨体层之间的粘附性，并且阻挡形成钨体层的工艺过程中对介质层和衬底内的硅造成消耗，阻挡钨体层内的钨原子扩散进入介质层内，进一步提高半导体结构的可靠性及电学性能。0095虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。说明书CN104157562A101/4页11图1图2说明书附图CN104157562A112/4页12图3图4图5说明书附图CN104157562A123/4页13图6图7图8说明书附图CN104157562A134/4页14图9图10图11说明书附图CN104157562A14。