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1、10申请公布号CN104201099A43申请公布日20141210CN104201099A21申请号201410476413722申请日20140917H01L21/3065200601H01L21/20200601H01L29/0620060171申请人中航（重庆）微电子有限公司地址401331重庆市沙坪坝区西永镇西永路367号四楼72发明人马荣耀可瑞思74专利代理机构上海申新律师事务所31272代理人吴俊54发明名称超结器件制备工艺57摘要本发明公开了一种超结器件制备工艺，通过刻蚀沟槽并填充形成超结，本发明中将沟槽的刻蚀分段进行，大大降低了刻蚀难度，沟槽的侧壁也更加垂直；本发明在进行填充。
2、的过程中，沟槽的深宽比很小，大大降低填充难度和缺陷的形成；同时本发明通过多次分段工艺，则可轻易保持所有位置的电荷平衡，提高击穿电压。同时分段还可以局部改变电荷量，为设计者提供更多优化器件特性的方法。51INTCL权利要求书1页说明书6页附图7页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书6页附图7页10申请公布号CN104201099ACN104201099A1/1页21一种超结器件制备工艺，其特征在于，包括如下步骤提供一衬底，于所述衬底顶部自下而上依次生长多层具有第一导电类型的外延层，且在形成每层外延层之后，紧接着刻蚀该层外延层以形成若干间隔开的沟槽，并在沟槽中填充具。
3、有第二导电类型的半导体层，其中，任意一层外延层中具有的多个沟槽与该外延层上下相邻的另一层外延层中的沟槽均一一对应并上下重合；进行退火处理以形成掺杂立柱。2如权利要求1所述的制备工艺，其特征在于，在其中一层外延层中刻蚀形成沟槽并填充半导体层的步骤包括生长一层具有第一导电类型的外延层；对外延层进行刻蚀以在该外延层中形成若干间隔开的沟槽；制备一层具有第二导电类型的半导体层覆盖在外延层表面并将沟槽予以填充；进行平坦化处理，将外延层顶部的半导体层进行去除。3如权利要求1所述的制备工艺，其特征在于，所述第一导电类型为N型导电类型，且所述第二导电类型为P型导电类型；或所述第一导电类型为P型导电类型，且所述第。
4、二导电类型为N型导电类型。4如权利要求3所述的制备工艺，其特征在于，当所述第一导电类型为P型导电类型，且所述第二导电类型为N型导电类型时，先在衬底上表面制备一层具有第二导电类型的缓冲层，之后再于该缓冲层之上依次生长多层具有第一导电类型的外延层。5如权利要求4所述的制备工艺，其特征在于，当在所述缓冲层之上生长第一层外延层并进行刻蚀后，第一层外延层中的每个沟槽底部均位于所述缓冲层中。6如权利要求3所述的制备工艺，其特征在于，当所述第一导电类型为N型导电类型，且所述第二导电类型为P型导电类型时，在所述衬底顶部生长的第一层外延层的厚度大于后续生长的每一层外延层的厚度。7如权利要求3所述的制备工艺，其特。
5、征在于，当在所述衬底顶部生长第一层外延层并对进行刻蚀后，第一层外延层中的每个沟槽底部均位于所述第一层外延层中。8如权利要求5或7所述的制备工艺，其特征在于，在对第一层外延层之上沉积的任意一层外延层进行刻蚀后，所形成的沟槽均贯穿该层外延层的整个厚度。9如权利要求1所述的制备工艺，其特征在于，采用RIE工艺刻蚀形成所述沟槽。10如权利要求1所述的制备工艺，其特征在于，每一层外延层中沟槽的深度均小于20微米。11如权利要求1所述的制备工艺，其特征在于，所述方法还包括形成所述掺杂立柱之后，在由多层外延层所共同构成的复合外延层的顶部进行MOSFET的制备工艺。12如权利要求1所述的制备工艺，其特征在于，。
6、每次生长的外延层和/或半导体层的掺杂剂量为相同或不同。权利要求书CN104201099A1/6页3超结器件制备工艺技术领域0001本发明涉及半导体领域，具体涉及一种超结器件制备工艺。背景技术0002SUPERJUNCTIONSJ，超结晶体管为独特的N/P交互结构，使得在同样的击穿电压下只需要更薄的EPI外延层，以及更高的EPI掺杂，从而大大降低了器件的比导通电阻RSP，以及GUREOFMERITFOM，品质因数值。0003目前，通常使用多次外延注入退火的方式形成SUPERJUNCTION。但是此方法造成局部P柱的浓度过高，容易导致提前击穿，如图1所示，在衬底1上制备由多层外延层形成的复合外延层。
7、2中形成P柱，同时因为需要退火造成了有效的N柱的浓度和面积都降低，很难进一步减小RSP。0004为了进一步提高SUPERJUNCTION的性能，通过一次性刻蚀深槽，并填充P型外延来形成SUPERJUNCTION的结构，因此TRENCHSJ技术被开发出来，该工艺不再需要额外的退火，可实现更低的RSP。但是此方法需要刻蚀很深的TRENCH沟槽，并保持TRENCH宽度基本一致。之后需要填充P型外延以形成P柱，不能形成过多缺陷，大致步骤可参照图2A图2E所示首先在衬底1上生长一层厚度较厚的N型外延层2图2A；之后采用一次性刻蚀在N型外延层2中形成深度较深的沟槽图2B；然后填充P型外延层3并进行研磨图2。
8、C图2D，进行退火后形成P柱和N柱形成超级结，最后进行后续的场效应晶体管制备工艺，形成图2E所示的结构。0005而这些都对制造工艺提出了很高的要求，一般很难实现。特别是需要进一步缩小元胞尺寸来到达更小的RSP，一般制造工艺只能望而却步。0006由于制备的沟槽深度较深，需要采用DRIEDEEPREACTIVEIONETCHING，深反应离子刻蚀设备来进行蚀刻方可实现，目前DRIE设备代价十分昂贵，这无疑增加了生产成本和制备难度；同时由于制备的沟槽深宽比较大，在对沟槽填充P型外延层3的过程中，P型外延层3可能在开口形成堵塞，造成沟槽底部形成有空洞4，如图2F所示，这会对器件性能造成不利影响；进一步。
9、的，传统TRENCHSJ由于很难做到TRENCH侧壁绝对笔直，往往出现底部很窄，这样造成的N/P电荷的不平衡而使得击穿电压降低。0007以上问题都是现有技术中TRENCHSJ的制备工艺中所不可绕过的技术难题。发明内容0008本发明提供了一种超结器件制备工艺，其中，包括如下步骤0009提供一衬底，于所述衬底顶部自下而上依次生长多层具有第一导电类型的外延层，且在形成每层外延层之后，紧接着刻蚀该层外延层以形成若干间隔开的沟槽，并在沟槽中填充具有第二导电类型的半导体层，其中，任意两层上下相邻的外延层中所各自形成的沟槽均一一对应并上下重合；0010进行退火处理以形成掺杂立柱。说明书CN104201099。
10、A2/6页40011上述的制备工艺，其特征在于，在其中一层外延层中刻蚀形成沟槽并填充半导体层的步骤包括0012生长一层具有第一导电类型的外延层；0013对外延层进行刻蚀以在该外延层顶部形成若干间隔开的沟槽；0014制备一层具有第二导电类型的半导体层覆盖在外延层表面并将沟槽予以填充；0015进行平坦化处理，将外延层顶部的半导体层进行去除。0016上述的制备工艺，其中，所述第一导电类型为N型导电类型，且所述第二导电类型为P型导电类型；或0017所述第一导电类型为P型导电类型，且所述第二导电类型为N型导电类型。0018上述的制备工艺，其中，当所述第一导电类型为P型导电类型，且所述第二导电类型为N型导。
11、电类型时，先在衬底上表面制备一层具有第二导电类型的缓冲层，之后再于该缓冲层之上依次生长多层具有第一导电类型的外延层。0019上述的制备工艺，其中，当在所述缓冲层之上生长第一层外延层并进行刻蚀后，形成的每个沟槽均底部均位于所述缓冲层中。0020上述的制备工艺，其中，当所述第一导电类型为N型导电类型，且所述第二导电类型为P型导电类型时，在所述衬底顶部生长的第一层外延层厚度大于后续生长的每一层外延层厚度。0021上述的制备工艺，其中，当所述衬底顶部生长第一层外延层并对进行刻蚀后，形成的每个沟槽均底部位于所述第一层外延层中。0022上述的制备工艺，其中，在对第一层外延层之上沉积的任意一层外延层进行刻蚀。
12、后，所形成的沟槽均贯穿该层外延层的整个厚度。0023上述的制备工艺，其中，采用RIE工艺刻蚀形成所述沟槽。0024上述的制备工艺，其中，每一层所述外延层中沟槽的深度均小于20微米。0025上述的制备工艺，其中，所述方法还包括形成所述掺杂立柱之后，在由多层外延层所共同构成的复合外延层的顶部进行MOSFET的制备工艺。0026上述的制备工艺，其中，每次生长的外延层和/或半导体层的掺杂剂量为相同或不同。0027本发明过将TRENCH的刻蚀分段进行，大大降低了刻蚀难度，同时刻蚀形成的沟槽具有很陡的侧壁；本发明在进行填充的过程中，沟槽的深宽比很小，大大降低填充难度和缺陷的形成；进一步的，通过多次分段工艺。
13、刻蚀沟槽并填充，则可轻易保持所有位置的电荷平衡，提高击穿电压。同时分段还可以局部改变电荷量，为设计者提供更多优化器件特性的方法。附图说明0028通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。0029图1为现有技术中采用多次外延注入退火的方式形成具有超结的半导体器件图；说明书CN104201099A3/6页50030图2A2E为现有技术中通过一次性刻蚀深槽并填充来形成具有超结的器件的流程图；0031图2F为采用图2A2E制备工艺所制备的器件在沟槽中形成有空洞的。
14、示意图；0032图3A3J为本发明实施例一中制备超级器件的流程图；0033图4A4H为本发明实施例二制备超级器件的流程图。具体实施方式0034在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。0035为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。0036本发明提供了一种超结制备工艺。
15、，可适用于N/P型两种掺杂工艺，作为示范性的，下面就该两种掺杂工艺分别提供一实施例进行描述。0037实施例一0038步骤S1提供一衬底10，于衬底10顶部自下而上依次生长多层具有第一导电类型的外延层，且在形成每层外延层之后，均刻蚀该层外延层以形成若干间隔开的沟槽，并紧接着在沟槽中填充具有第二导电类型的半导体层，其中，任意两层上下相邻的外延层中所各自形成的沟槽均一一对应并上下重合。0039在本实施例中，上述的第一导电类型为N型导电类型，而第二导电类型则为P型导电类型。0040在本发明中，首先在一提供的衬底10之上采用外延生长工艺形成一层厚度较厚且具有较低掺杂的第一层外延层N型导电类型11，之后通。
16、过一具有开口图案的掩膜层对第一层外延层11进行刻蚀，在第一层外延层11顶部形成若干断开的沟槽20。在此需要注意的是，由于在本实施例中，是通过在N型外延层中填充P型半导体层，而半导体顶部上的第一层外延层11为N型，因此需要保证在对第一层外延层11进行刻蚀后，在第一层外延层11中形成的沟槽不能贯穿第一层外延层11，从而使得后续在沟槽内填充的P型外延层不与衬底10形成接触。为了考虑该技术需求，因此在衬底上表面生长的第一层外延层11的厚度要大于在第一层外延层之上生长的每一层外延层的厚度。如图3A3B所示。0041在第一层外延层11中刻蚀形成沟槽后，沉积一层重掺杂的半导体层P型导电类型12将各沟槽20进。
17、行填充并覆盖在第一层外延层11暴露的上表面，之后进行平坦化处理，例如可采用CMP化学机械研磨工艺对半导体层12进行研磨处理，将第一层外延层11顶部以上的半导体层12予以去除。其中，第一层外延层11的轻掺杂是相比较半导体层12而言的，由于半导体层12的离子掺杂浓度大于第一层外延层11的掺杂浓度，因此在上文中描述为具有较低掺杂的第一层外延层11。如图3C3D所示。0042之后再次生长一第二层外延层13覆盖在第一层外延层顶部11，进行刻蚀工艺在该第二层外延层13形成若干间隔开的沟槽，之后填充重掺杂的半导体层14并进行平坦化说明书CN104201099A4/6页6处理，如图3E3H所示；生长第三层外延。
18、层覆盖在第二层外延层13顶部，进行刻蚀工艺在第三层外延层中形成若干间隔开的沟槽，之后填充半导体层并进行平坦化处理生长第N层外延层覆盖在第N1层外延层顶部，刻蚀第N层外延层形成若干间隔开的沟槽，之后填充重掺杂的半导体层并进行平坦化处理；之后再生长第N1层外延层覆盖在第N层外延层顶部，进行刻蚀在第N1层外延层中形成若干间隔开的沟槽，之后填充半导体层并进行平坦化处理，以此往复进行多个周期的工艺，直至生长所有的外延层的厚度之和满足工艺EPI需求。0043一可选但并不仅仅局限的实施方式为，采用RIEREACTIVEIONETCHING，反应离子刻蚀工艺来形成沟槽，其深度由刻蚀和填充水平决定，一般为20微。
19、米以内，可以为5微米甚至是15微米，相比较传统技术一次性刻蚀数十微米的沟槽而言，刻蚀20微米以内的沟槽很容易实现，同时沟槽的侧壁也很垂直，符合技术人员的理想要求，一般不会出现沟槽侧壁倾斜严重的情况，进而保证N/P电荷的平衡，提高击穿电压。0044作为可选项，在对第二层外延层13及位于第二层外延层13之上的外延层进行刻蚀后，任意一层外延层中具有的多个沟槽与外延层上下相邻的另一外延层中的沟槽均一一对应并上下重合，同时每层外延层中的沟槽均贯穿各自所在外延层的整个厚度，因此使得在完成上下相邻两层外延层沟槽刻蚀和填充后，沟槽内的填充层均在竖直方向上形成重叠并接触，进而有利于在后续退火工艺后，在每个沟槽所。
20、在的竖直方向上形成一连续不间断的掺杂立柱。当然，在实际应用中，也并不需要一定保证沟槽贯穿第二层外延层及位于第二层外延层之上的外延层，通过后续的退火工艺来使得沟槽内的P型半导体产生扩散同样可在每个沟槽所在的竖直方向上形成一连续不间断的掺杂立柱。0045在本发明中，每次生长的外延层和/或半导体层的掺杂剂量为相同或不同，进而可实现改变器件的局部电荷量，为器件性能的优化提供依据。0046步骤S2进行退火处理，籍由沟槽中的半导体层产生扩散，在复合外延层所共同构成的复合外延层15中形成掺杂立柱16。0047在高温条件下，重掺杂的P型半导体层中的掺杂元素极易产生扩散，进而在沟槽所在的竖直方向上形成若干连续不。
21、间断的P型掺杂立柱16；而同时复合外延层15也会产生扩散，进而形成N柱；从而形成超结，如图3I所示。0048作为可选项，在形成掺杂立柱16之后，还可在复合外延层15顶部进行MOSFET的制备工艺。例如，以制备超级结MOSFET的标准工艺STANDARDPROCESS，制备完成后形成图3J所示的结构，以离子注入的方式，一个与掺杂立柱16具有相同掺杂类型的本体区21形成在掺杂立柱16的顶部，以及在本体区21形成有与掺杂立柱16的掺杂类型相反的源极区22，源极区22位于本体区21顶部并在本体区21上表面附近，并且还在源极区22与掺杂立柱16附近的复合外延层15之间的本体区21上表面之上形成有栅极氧化。
22、层，而栅极20则形成在栅极氧化层上方。该工艺采用本领域所惯用的技术手段，在此不予赘述。在反向偏置条件下，P型掺杂立柱16与其邻近的N型复合外延层15可以几乎完全耗尽，以形成的超级结来提高MOSFET的耐压程度，强化MOSFET的坚固程度。在MOSFET开启时，源极区22提供的载流子流入P型掺杂立柱16之间的N型复合外延层15，形成垂直方向的电流。0049实施例一表述的为一种在多层N型外延层中填充P型外延层后退火形成P型掺杂立柱的技术方案，同时本发明还可在P型外延层填充N型外延层，经过退火后同样可形成P说明书CN104201099A5/6页7型掺杂立柱，下面以实施例二进行详尽描述。0050实施例。
23、二0051步骤S1提供一衬底50，先于衬底50上表面沉积一层具有第二导电类型的缓冲层51，之后于缓冲层51之上自下而上依次生长多层具有第一导电类型的外延层，且在形成每层外延层之后，均刻蚀该层外延层以形成若干间隔开的沟槽60，并紧接着在沟槽60中填充具有第二导电类型的半导体层，其中，任意两层上下相邻的外延层中所各自形成的沟槽均一一对应并上下重合。0052在本实施例中，上述的第一导电类型为P型导电类型，那么第二导电类型则为N型导电类型。0053具体的，首先在衬底50之上形成一N型的缓冲层51，再于该缓冲层51之上依次沉积具有P型重掺杂的第一层外延层52，之后通过一具有开口图案的掩膜层对第一层外延层。
24、52进行刻蚀，在第一层外延层52顶部形成若干断开的沟槽60。在此需要注意的是，在对第一层外延层52进行刻蚀后所形成的沟槽60，该沟槽60贯穿第一层外延层52并到达至缓冲层51中，同时不与衬底50接触，从而保证后续在沟槽中填充的N型的半导体层与N型的缓冲层51相连。如图4A4B所示。0054在缓冲层51和第一层外延层52中刻蚀形成沟槽60后，沉积一层轻掺杂的N型半导体53将各沟槽60进行填充并覆盖在第一层外延层52暴露的上表面，之后进行平坦化处理，例如可采用CMP工艺对半导体层53进行研磨，将第一层外延层52顶部以上的半导体层予53以去除。如图4C4D所示。0055之后再次生长一P型的第二层外延。
25、层54覆盖在第一层外延层52顶部，进行刻蚀工艺在第二层外延层54中形成若干间隔开的沟槽，之后填充轻掺杂的半导体层55并进行平坦化处理；之后再生长第三层外延层覆盖在第二层外延层顶部，进行刻蚀在第三层外延层中形成若干间隔开的沟槽，之后填充半导体层并进行平坦化处理生长第N层外延层覆盖在第N1层外延层顶部，刻蚀第N层外延层形成若干间隔开的沟槽，之后填充半导体层并进行平坦化处理；之后再生长第N1层外延层覆盖在第N层外延层顶部，进行刻蚀在第N1层外延层中形成若干间隔开并贯穿的沟槽，之后填充半导体层并进行平坦化处理，以此往复进行多个周期的工艺，直至生长所有的外延层的厚度之和满足工艺EPI需求，直至所有的外延。
26、层的厚度之和满足工艺EPI需求。如图4E4H所示。0056一可选但并不仅仅局限的实施方式为，采用RIEREACTIVEIONETCHING，反应离子刻蚀工艺来在底部掺杂层中刻蚀形成较浅的沟槽，其深度由刻蚀和填充水平决定，一般为20微米以内，可以为5微米甚至是15微米。0057作为可选项，在对第二层外延层及54位于第二层外延层54之上的外延层进行刻蚀后，任意一层外延层中具有的多个沟槽与该外延层上下相邻的另一层外延层中的沟槽均一一对应并上下重合，同时每层外延层中的沟槽均贯穿该层外延层的整个厚度，因此使得在完成上下相邻两层外延层沟槽刻蚀和填充后，沟槽内的填充层均在竖直方向上形成重叠并接触。0058在。
27、本发明中，每次生长的外延层和/或半导体层的掺杂剂量为相同或不同，进而可实现改变器件的局部电荷量，为器件性能的优化提供依据。0059步骤S2进行退火处理，籍由多层堆叠而形成的P型重掺杂的复合外延层产生扩说明书CN104201099A6/6页8散形成掺杂立柱。0060作为可选项，在形成掺杂立柱之后，还可在复合外延层的顶部进行MOSFET的制备工艺，形成的器件结构与图3J基本相同。该工艺采用本领域所惯用的技术手段，在此不予赘述。0061综上所述，本发明通过将TRENCH的刻蚀分段进行，大大降低了刻蚀难度，TRENCH的侧壁也更加垂直；本发明在进行填充的过程中，TRENCH的深宽比很小，大大降低填充难。
28、度和缺陷的形成；同时本发明通过多次分段工艺，则可轻易保持所有位置的电荷平衡，提高击穿电压；进一步的，分段还可以局部改变电荷量，为设计者提供更多优化器件特性的方法。0062以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。说明书CN104201099A1/7页9图1图2A图2B图2C说明书附图CN104201099A2/7页10图2D图2E图2F图3A图3B图3C说明书附图CN104201099A103/7页11图3D图3E图3F图3G图3H说明书附图CN104201099A114/7页12图3I说明书附图CN104201099A125/7页13图3J图4A图4B图4C说明书附图CN104201099A136/7页14图4D图4E图4F图4G说明书附图CN104201099A147/7页15图4H说明书附图CN104201099A15。