具稳定阻值及张应力的半导体装置元件及其制作方法.pdf

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1、10申请公布号CN104064443A43申请公布日20140924CN104064443A21申请号201310092271X22申请日20130321H01L21/02200601H01L23/6420060171申请人旺宏电子股份有限公司地址中国台湾新竹科学工业园区力行路16号72发明人戴光辉林宏俞谢孟宪邱腾震苏耿晖74专利代理机构中科专利商标代理有限责任公司11021代理人任岩54发明名称具稳定阻值及张应力的半导体装置元件及其制作方法57摘要本发明公开了一种具稳定阻值及张应力的半导体装置元件及其制作方法，以集成电路方法制作的半导体装置元件中提供具有张应力的多晶硅薄膜，且其具有稳定的电阻。

2、率和较少的变异性。制造这样的多晶硅薄膜的方法包括在半导体装置元件退火之前，施行保护薄膜或薄膜层。这样的装置和方法导致改善的应力控制和电阻率。51INTCL权利要求书2页说明书14页附图13页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书14页附图13页10申请公布号CN104064443ACN104064443A1/2页21一种制造一半导体装置元件的方法，包括在一衬底上形成一介电层；在一沉积温度下，在该介电层上沉积一多晶硅层；沉积一薄膜至该半导体装置元件；以及退火该半导体装置元件，其中一残留薄膜继续沿着半导体装置元件至少一周围而设置。2根据权利要求1所述的方法，更包括从该。

3、半导体装置元件移除该薄膜。3根据权利要求1所述的方法，其中该残留薄膜包括一氮化硅、一氮氧化硅及其任意组合中的至少其中之一。4根据权利要求1所述的方法，其中该介电层包括一氧化硅与一氮氧化硅至少其中之一。5根据权利要求1所述的方法，其中该沉积温度是从580至595。6根据权利要求5所述的方法，其中该沉积温度是从580至585。7根据权利要求1所述的方法，其中该薄膜包覆该半导体装置元件。8根据权利要求1所述的方法，其中该薄膜配置横跨于该多晶硅层。9根据权利要求1所述的方法，其中该薄膜包括一氧化硅、一氮化硅以及一氮氧化硅至少其中之一。10根据权利要求1所述的方法，其中退火该半导体装置元件的步骤包括增加。

4、该半导体装置元件的温度至一第一阶段温度，以及在第一阶段期间将该半导体装置元件维持在该第一温度。11根据权利要求10所述的方法，其中退火该半导体装置元件的步骤包括增加该半导体装置元件的该温度至一第二阶段温度，以及在第二阶段期间将该半导体装置元件维持在该第二阶段温度。12根据权利要求11所述的方法，其中该第一阶段温度是从800至950，以及该第二阶段温度是从1000至1100。13根据权利要求12所述的方法，其中该第一阶段期间比该第二期间长。14根据权利要求2所述的方法，其中该薄膜包括一氮化硅，以及利用包括一热磷酸的一湿法工艺来移除该薄膜。15根据权利要求2所述的方法，其中该薄膜包括一氮氧化硅，以。

5、及利用包括一氢氟酸溶液的一湿法工艺来移除该薄膜。16一种半导体装置元件，包括一衬底；一介电层；以及一多晶硅层，具有从10MPA至40MPA的一压力。17根据权利要求16所述的半导体装置元件，其中该介电层具有一氧化硅，以及该介电层的一压力是从330MPA至270MPA。18根据权利要求16所述的半导体装置元件，其中该介电层包括以下至少其中之一一氧化硅层，具有从145MPA至105MPA的一压力；一氮氧化硅层，具有从10MPA至30MPA的一压力。权利要求书CN104064443A2/2页319根据权利要求16所述的半导体装置元件，更包括一薄膜，其中该薄膜为沉积至该多晶硅层的一表面以及包覆该半导体。

6、装置元件至少其中之一。20根据权利要求19所述的半导体装置元件，其中该薄膜包括一氮化硅或一氮氧化硅任何其中之一。21一种半导体装置元件，包括一衬底；一介电层；以及一多晶硅层，是以从580至595的一温度来沉积，其中在一薄膜沉积至该半导体装置元件的状况下，该半导体装置元件已在一第一阶段温度以及一第二阶段温度退火，在该薄膜已被移除后，将包括一残留薄膜层余留设置在沿着一半导体装置元件的周围作为一支承框架。22根据权利要求21所述的半导体装置元件，其中该残留薄膜层包括一氮化硅、一氮氧化硅及其任意组合中的至少其中之一。权利要求书CN104064443A1/14页4具稳定阻值及张应力的半导体装置元件及其制。

7、作方法技术领域0001本发明是关于多晶硅薄膜及制造多晶硅薄膜的方法，本发明尤其关于具稳定阻值及张应力的半导体装置元件及其制作方法。背景技术0002沉积至衬底上的薄膜所承受的应力可由热应力及/或内应力所导致，前者因薄膜与衬底间的热膨胀系数的差异而产生，后者则是由于沉积薄膜自身的微结构所导致的应力。图1A说明由薄膜20所施加的张应力作用于衬底10。另一方面，图1B说明薄膜20的压缩应力作用于衬底10。0003沉积的非晶硅为压缩应力，然而，一旦退火使非晶硅成为微晶硅，可使微晶系硅薄膜在本质上成为具有张应力的。依据制造方法的不同，用来制造半导体装置元件的多晶硅薄膜常形成不稳定的残留应力根据退火过程的条。

8、件，可以是可拉伸的或有压缩力的。当此半导体装置元件用于某些应用时，会导致不稳定的反应。0004当这些半导体装置元件用于微机电传感器中时，这些压缩及/或拉伸所产生的效应可能会相当明显且无法接受。例如麦克风与压力传感器，即为利用多晶硅震动膜作为微机械传感器，其需要高度稳定性的应力以获的稳定的响应。例如若承受低张应力或压缩应力时，多晶硅震动膜可能会产生局部扭曲或变形而使感应元件失效或响应异常。在这些装置中适当程度的张应力将会使半导体装置感应元件具有改善或更可靠的性能。0005在此领域中需要将具有指定范围的张应力的一多晶硅薄膜沉积在半导体装置元件的衬底及/或其他层。或在其他领域中需要在某些应用中提供具。

9、有改善的稳定性张应力的某些半导体装置元件。0006掺杂杂质的导电多晶硅薄膜通常是在沉积时或在沉积后掺入杂质原子，且在将半导体装置元件退火后调整其应力。然而，在退火过程中，这些薄膜可能会因掺杂原子向外界逃逸的效应而导致不稳定的电阻率，进而当使用半导体装置元件时，具有不稳定的反应，例如在微机械传感器装置或应用中。0007在此领域中将强调改善技术以获得具有稳定的电阻率及张应力的多晶硅薄膜的半导体装置元件。发明内容0008因此，本发明的实施例是提供改善方法以获得具稳定阻值及张应力的半导体装置元件及其制作方法。0009本发明在于提供一种半导体装置元件的制作方法，包括步骤为在一衬底上沉积一介电层；在该介电。

10、层上沉积一多晶硅层；沉积一薄膜至该半导体装置元件；以及退火该半导体装置元件。该制造半导体装置元件的方法可以更包括从该半导体装置元件移除该薄膜的步骤。0010在本发明的某些实施例中，从半导体装置元件中移除部分薄膜的步骤后，残留的说明书CN104064443A2/14页5薄膜可继续设置于至少沿着半导体装置元件的周围。例如，残留的薄膜可以是基本上沿周围设置的残留薄膜层。根据本发明的某些实施例，残留薄膜层包括氮化硅和/或氮氧化硅中的任一个或两者。0011在本发明的一实施例中，该介电层包括一氧化硅与一氮氧化硅或至少其中之一。在本发明的某些实施例中，该多晶硅层是以从580至595的沉积温度来沉积，或者从5。

11、80至585的沉积温度来沉积。0012在本发明的某些实施例中，该薄膜实质上配置横跨于该多晶硅层，而在本发明的其他实施例中，该薄膜包覆该半导体装置元件。在本发明的一实施例中，该薄膜包括一氧化硅、一氮化硅、一氮氧化硅及其任意组合中的任意之一。0013在本发明的一实施例中，退火该半导体装置元件的步骤包括增加该半导体装置元件的温度至一第一阶段温度，以及在第一阶段期间将该半导体装置元件维持在该第一阶段温度的步骤。在本发明的某些实施例中，退火该半导体装置元件的步骤更包括增加该半导体装置元件的温度至一第二阶段温度，以及在第二阶段期间将该半导体装置元件维持在该第二阶段温度的步骤。在本发明的某些实施例中，该第一。

12、阶段温度是从800至950，以及该第二阶段温度是从1000至1100。在本发明的某些实施例中，该第一期间可比该第二期间长。0014在本发明的一实施例中，该薄膜包括一氮化硅，以及利用包括一热磷酸的一湿法工艺来移除该薄膜。在本发明的其他实施例中，该薄膜包括一氮氧化硅，以及利用包括一氢氟酸溶液的一湿法工艺来移除该薄膜。0015本发明的一方面在于提供一种半导体装置元件，包括一衬底；一介电层；以及一多晶硅层，具有从10MPA至40MPA的一张应力。在本发明的一实施例中，该介电层具有一氧化硅，以及具有一压应力330MPA至270MPA。在本发明的其他实施例中，该介电层包括以下至少其中之一一氧化硅层，具有从。

13、145MPA至105MPA的压应力；一氮氧化硅层，具有从10MPA至30MPA的压应力。0016在本发明的某些实施例中，该半导体装置元件可更包括一薄膜，其中该薄膜为沉积至该多晶硅层的一表面及/或包覆该半导体装置元件至少其中之一。在本发明的某些实施例中，该薄膜包括一氧化硅、一氮化硅或一氮氧化硅任何其中之一。0017本发明的一方面在于提供一种半导体装置元件，包括一衬底；一介电层；以及一以从580至595的一温度来沉积的微晶硅层，并在包覆一薄膜于该半导体装置元件的状况下，该半导体装置元件再经由一二阶段温度退火。根据本发明的一个实施例，该半导体装置元件可额外包括至少部分沿着该半导体装置元件的周围设置的。

14、残留薄膜层。在除去薄膜后，这种残留薄膜层可继续存在。在本发明的一个实施例中，该残留薄膜层可以包括氮化硅和氮氧化硅中的一者或两者。0018在检阅结合附图的以下描述时，本发明的这些实施例以及其他方面以及本发明的实施例将变得显而易见。虽然本发明已通过所附的权利要求书详细指出。附图说明0019因此将参照附图以一般术语来描述本发明，附图不一定按比例绘制，其中0020图1A说明由薄膜所施加的张应力作用于衬底；说明书CN104064443A3/14页60021图1B说明由薄膜所施加的压应力作用于衬底；0022图2是根据本发明的一实施例，说明具有介电层形成于衬底上以及多晶硅层配置于其上的半导体装置元件的截面图。

15、；0023图3是根据本发明的一实施例，说明半导体装置元件的离子掺杂；0024图4是根据本发明的一实施例，说明已被薄膜所包覆的半导体装置元件的截面图；0025图5是根据本发明的一实施例，说明已包覆的半导体装置元件经退火后的截面图；0026图6A是根据本发明的一实施例，说明一分离的半导体装置元件的概略图标；0027图6B是根据本发明的另一实施例，说明在移除主要震动区域上的包覆薄膜后的半导体装置元件的截面图；0028图6C是根据本发明的另一实施例，说明在移除包覆薄膜后，残留氧化氮硅以调整多晶硅薄膜应力的半导体装置元件的截面图；0029图7是根据本发明的另一实施例，说明具有一薄膜层形成于多晶硅层上的半。

16、导体装置元件的截面图；0030图8是根据本发明的另一实施例，说明具有一薄膜层形成于多晶硅层上的半导体装置元件经退火后的截面图；0031图9A是根据本发明的另一实施例，说明在移除薄膜后的分离的半导体装置元件的截面图；0032图9B是根据本发明的另一实施例，说明在移除薄膜后，残留氧化氮硅以调整多晶硅薄膜应力的分离半导体装置元件的截面图；0033图10显示注入离子可能采取通过晶硅原子层的路径；0034图11为离子注入深度与分布浓度的关系图的图示；0035图12显示注入离子对衬底的入射角度；0036图13A为在一经过高温退火的多晶硅层中，掺杂剂于晶界及晶粒内分布的理论图形表示；0037图13B为在一经。

17、过已知温度退火的多晶硅层中，掺杂剂于晶界及晶粒内分布的理论图形表示；0038图13C为在一经过低温退火的多晶硅层中，掺杂剂于晶界及晶粒内分布的理论图形表示；0039图14为磷在多晶硅中的晶界及晶粒内扩散深度的图形表示；0040图15为在未包覆薄膜下，不同退火温度、不同注入能量及不同注入浓度下多晶硅的电阻值及均匀度；0041图16是根据本发明的一实施例，在退火前1050已被薄膜包覆的半导体装置元件在不同注入能量及不同注入浓度下的多晶硅电阻值及均匀度；0042图17为在退火前1050并未被薄膜包覆的半导体装置元件在不同注入能量及不同注入浓度下的多晶硅电阻值及均匀度；0043图18是根据本发明的一实。

18、施例，制造一半导体装置元件过程的流程图；0044图19是根据本发明的另一实施例，制造一半导体装置元件过程的流程图；以及说明书CN104064443A4/14页70045图20是根据本发明的又一实施例，制造一半导体装置元件过程的流程图。0046【主要元件符号说明】004710、30、170衬底20、80薄膜004840介电层50、70、100、200多晶硅层004960掺杂剂源84、86介电薄膜005085薄膜层110路径A0051120路径B130路径C0052140高斯分布150通道尾部0053160离子束180倾斜角0054210晶粒220晶界0055230、240、250扩散前沿具体实施。

19、方式0056现在，将本发明的一些实施例更充分地描述在下文，参照附图，其中一些，但不是所有的本发明的实施例示出。事实上，本发明的各种实施例可以以许多不同的形式体现，并且不应该被解释为仅限于这里所阐述的实施例，而是，提供这些实施例使得本公开将满足适用的法律要求。0057正如在本说明书中与所附的权利要求中使用，单数形式“一”和“该”包括多个对象，除非上下文清楚地另有说明。例如，参照“一多晶硅薄膜”包括多个这样的多晶硅薄膜。0058虽然本文采用了特定的术语，它们被用在通用的和描述性的意义，而不是为了限制的目的。如这里所使用的所有术语，包括技术和科学术语，与在本发明所属的领域的普通技术人员的一所通常理解。

20、的一个术语具有相同的含义，除非已另有界定。将进一步理解，如在常用字典中定义的那些术语，应被解释为具有本发明所属的领域的普通技术人员所通常理解的含义。将进一步理解，如在常用字典中定义的那些术语，应被解释为具有与相关领域和本公开的上下文中它们的含义一致的含义。这种常用的术语将不被解释为理想化的或过于正式的意义，除非本公开本文中明确定义。0059如本文所用，所使用之“张应力”及“压应力”旨在表示当薄膜沉积于衬底后，处于应变的状态薄膜，将因薄膜应力造成衬底弯曲，并可通过衬底形变的方向来区分其为张应力TENSILESTRESS与压应力COMPRESSIVESTRESS，张应力是当膜施力向外伸张，使衬底向。

21、内压缩、薄膜表面下凹，薄膜因为张应力的作用，使薄膜本身产生收缩的趋势。0060压应力则呈相反的状况，膜表面产生外凸的现象，在压应力的作用下，薄膜有向表面扩张的趋势。数学上则以正号表示张应力，负号表示压应力。0061本发明人已经构思和开发改善制造半导体装置元件装置的系统、流程和方法。特别是，本发明人已经构思和开发在一个半导体装置元件芯片中为实现所期望的张应力，并降低该半导体装置元件的电阻率的系统、流程和方法。在本发明的某些实施例中，半导体装置元件的电阻率的变化也减少了。0062图2示出根据本发明的一个实施例的半导体装置元件的横截面。该说明性实施例示出了半导体装置元件1具有在衬底30后，形成的介电。

22、层40和所涂布的多晶硅层50。图3示出根据本发明的一个实施例的半导体装置元件2的横截面，多晶硅层50利用掺杂剂源说明书CN104064443A5/14页860而形成导电性佳的掺杂多晶硅层70。以图4所呈现的例示性实施例的半导体装置元件3的横截面显示，图3所呈现的半导体装置元件2已实质上由薄膜80所包覆。0063该介电层40可以包括，例如，氧化硅层或氮化硅层。在本发明的某些实施例中，介电层40可以包括氮氧化硅SIOXNY层。在本发明的某些实施例中，介电层40可以包括氧化硅层和氮氧化硅层。介电层40可以使用任何在本领域中公知的氧化硅层形成技术来形成。介电层40可以使用化学气相沉积技术来沉积。在本发。

23、明的某些实施例中，介电层40可以，例如，利用湿氧方式成长的常压化学气相沉积APCVD来形成。在本发明的某些实施例中，介电层40可以，例如，作为湿氧方式生长的低压化学气相沉积LPCVD来形成。0064在本发明的一个实施例中，介电层40的厚度可以是从约到约从约到约从约到约从约到约并从约至约在本发明的一个实施例中，介电层40的厚度可以是约0065介电层40的性质可以利用，例如，使用沉积技术镀膜到衬底30的表面的步骤参数来调整，以提供介电层40所需的应力。介电层40的应力可以是从约400MPA至约50MPA，从约350MPA到约100MPA，并从约330MPA至约115MPA。在本发明的某些实施例中，。

24、介电层40可以是氧化硅层，其具有从约330MPA至约270MPA的应力。在本发明的某些实施例中，氧化硅层的应力可为约300MPA。在本发明的某些其它实施例中，介电层40可以是氧化硅层，具有从约145MPA至约115MPA的应力。在本发明的某些其它实施例中，所述氧化物层的应力可为约130MPA。0066根据本发明的那些实施例，其中介电层40包括氧化硅层和氮氧化硅层的复合层，一旦半导体装置元件的制造完成时，氮氧化硅层的应力可用来调整所完成的半导体装置元件的应力。在本发明的某些实施例中，所述氮氧化硅层的应力，可以从约0MPA到约100MPA，5MPA至约50MPA，以及从约10MPA至约30MPA。。

25、在本发明的某些实施例中，氮氧化硅层的应力可能是约20MPA。在本发明的一个实施例中，使用等离子体辅助化学气相沉积PECVD沉积氮氧化硅层来达到氮氧化硅层所需的应力。0067在本发明的一个实施例中，多晶硅层50的厚度可以是从约到约从约到约从约到约从约到约并从约到约在本发明的一个实施例中，介电层40可以是约的厚度。0068沉积至介电层40的多晶硅层50可以是压缩的或拉伸的。在本发明的某些实施例中，多晶硅层50仅是轻微拉伸应力的。根据本发明的某些实施例，多晶硅层50的应力可以从约0MPA到约100MPA，从约2MPA至约50MPA，从约5MPA至约40MPA，和从约10MPA约40MPA。在本发明的。

26、一个实施例中，多晶硅层50的应力可以从约20MPA至约40MPA。在本发明的某些实施例中，多晶硅层50的应力，可约为30MPA。在本发明的另一个实施例中，多晶硅层50的应力可以从约10MPA至约30MPA。在本发明的某些其他实施例中，多晶硅层50的应力可约为20MPA。0069例如图3所示，掺杂粒子注入的过程是直接注入多晶硅薄膜中，例如，在多晶硅层50中，添加掺杂粒子至多晶硅层50的表面，形成导电性较佳的多晶硅层70。掺杂粒子注入的方法为在没有任何实质性的倾斜角的情况下，如本文中进一步描述，引入至衬底中。一离子注入器传送某种具有一定能量的离子束至多晶硅层50的表面。离子的加速能量可以是说明书C。

27、N104064443A6/14页9从约10千电子伏到约200千电子伏的范围内。由于离子进入该层，它们最终被停止并落于注入层中。例如，离子可因为与在多晶硅层中的其他原子一个或多个的碰撞的结果，或与在多晶硅层中的电子相互作用的结果而停止。0070由于在多晶硅层中离子碰撞原子，多晶硅层中的原子本身可能位移导致一个更高度的无序状态。后续的处理技术可在一定程度上被用来导正这些碰撞所造成的紊乱。因此，离子注入通常是在多晶硅层非晶状态时使用，且随后的处理，如本文中进一步所描述，使该层转变为一个更高度有序的结晶形式。0071当需要实现相对深的离子渗透时，通常这些离子必须有更大的能量以渗透该层以及更深入该层。这。

28、些更高的能量可能会导致多晶硅层由于该层之间的离子和原子的较高的能量碰撞变得更加无序。0072当离子通过多晶硅层原子间的通道时，通过减少离子与原子的碰撞，可使离子注入深度增加，从而导致在层内的更深的离子分布。0073图10示出离子可能通过多晶硅层100的一个示例性的部分的路径。路径A110示出了在一个通道中的离子基本上与晶格中的原子具有较少的碰撞，从而使沿类似于路径A110的路径移动的离子可以预期深入渗透到该层。路径B120示出在层100中离子与晶格原子碰撞而转移方向，路径C130是代表在层100中大角度注入而导致注入离子转向。0074以往，通道不是优选的，以便于控制注入深度。虽然通道确实允许某。

29、些离子穿透至更深层，以及因与该层中的原子减少碰撞而减少对该层较少的损坏，但可能导致在整层中更多离子注入深度的非随机分布。事实上，通道导致添加尾部到该注入的分布中。图11是在整个注入层中的不同深度的离子浓度的图形表示。高斯分布曲线140是代表在整个层中的离子没有经历高度的通道效应的情形，而通道尾部150因注入的离子经历通道而更为深入。0075在晶硅薄膜中通过倾斜相对于离子束方向上的半导体装置元件芯片，如果不是完全消除，实际上通道也已减少。图12是代表离子束160被定向到衬底170上，如多晶硅层。倾斜角180被定义为离子束160相对于衬底170的表面的角度。0076根据本发明的一个实施例，通过离子。

30、注入来掺杂多晶硅层，是通道在多晶硅层中利用程度的最大化。在本发明的某些实施例中，离子束160相对于多晶硅层的倾斜角180的是从约0度至约7度，从约0度至约5度，从约0度至约3度，和从约0度至约1度。在本发明的一个实施例中，离子束160相对于多晶硅层的倾斜角180的是大约0度。0077在本发明的另一个实施例，代替密封该结构，薄膜层85实质上是沿掺杂的多晶硅层70所配置，如图7所示。0078薄膜80或薄膜层85可以包括氮化硅层、氧化硅层、或氮氧化硅层。在本发明的某些实施例中，薄膜80或薄膜层85可以包括氮化硅层或氮氧化硅层。0079在本发明的一个实施例中，包覆结构的薄膜80或薄膜层85的厚度可以是。

31、从约至约从约至约从约至约从约至约以及从约至约在本发明的一个实施例中，薄膜80或薄膜层85的厚度可以是约0080根据本发明的某些实施例，薄膜80或薄膜层85的应力，可以是从大约0MPA到约500MPA，从约20MPA至约400MPA，从约50MPA至约300MPA，并约90MPA到255MPA。在本发明说明书CN104064443A7/14页10的一个实施例中，薄膜80或薄膜层85的应力可以是从约90MPA到约110MPA。在本发明的某些实施例中，薄膜80或薄膜层85的应力可为约100MPA。根据本发明的另一个实施例，薄膜80或薄膜层85的应力可以是从约205MPA到约255MPA。在本发明的某。

32、些实施例中，薄膜80或薄膜层85的应力可以是约230MPA。0081根据本发明的各种实施例，表1提供了图4的半导体装置元件3与图7的半导体装置元件3的一些组合的摘要。半导体装置元件3具有介电层40、沉积以产生掺杂的多晶硅层70的多晶硅层50、以及包覆该结构的薄膜80。半导体装置元件3具有介电层40、沉积以产生掺杂的多晶硅层70的多晶硅层50、以及实质上沿掺杂的多晶硅层70而沉积包覆的薄膜层85。0082表100830084如表1所示，在本发明的一个实施例中，介电层包括氧化硅。在本发明的某些实施例中，介电层包括氮氧化硅。在本发明的某些实施例中，介电层可包括氧化硅和氮氧化硅。此外，根据这些本发明的。

33、某些实施例，一旦薄膜或薄膜层从半导体装置元件装置上移除，所包括的氧氮化硅实现半导体装置元件装置所需的应力。0085在本发明的一个实施例中，介电层、多晶硅层、和薄膜或薄膜层的应力和厚度可以说明书CN104064443A108/14页11调整，以提供半导体装置元件具有所需的张应力。在本发明的其他实施例中，介电层、多晶硅层、和薄膜或薄膜层的应力和厚度可以调整，以提供半导体装置元件不具有应力，或具有压缩应力。在本发明的其他实施例中，由那些具有受益于本公开的本领域中的普通技术人员公知的若干技术，可以调整沉积技术的RF功率或气体流以改变如氮氧化硅薄膜的组合物，以实现半导体装置元件所需的张应力，或者，没有应。

34、力，或甚至压应力。0086在本发明的某些实施例中，多晶硅层为生长的多晶硅。在本发明的某些其它实施例中，多晶硅层是同步掺杂的多晶硅。表2示出了用于改变作为生长的多晶硅层和同步掺杂的多晶硅层的沉积条件的薄膜的特性。0087表200880089表2中生长的多晶硅层以约120毫托的沉积压力和约50CM3的硅烷气体流速来沉积，同时，同步掺杂的多晶硅层以约500毫托的沉积压力和约300CM3的硅烷气体流速来沉积。0090SR以表示表面粗糙度或粗糙度。表面粗糙度是均匀性，或缺乏均匀性，或表面的纹理的量度。表面粗糙度以在一个基本上没有任何偏差的理想的表面上，实际表面的垂直偏差来量化。相对小的偏差是表面较光滑的。

35、特征，相对大的偏差是表面较粗糙的特征。RD是以所测得的薄膜沉积速率。0091其他的信息可在下列的参考文献中找到HARBEKE，G，LKRAUSBAUER，ESTEIGMEIR，AWIDMER，HKAPPERT，与GNEUGEBAURER，“LPCVDPOLYCRYSTALLINESILICONGROWTHANDPHYSICALPROPERTIESOFINSITUPHOSPHOROUSDOPEDANDUNDOPEDFILMS，”RCAREVIEW，VOL44，1983，PP287312；DUFFY，M，JMCGINN，JSHAW，说明书CN104064443A119/14页12RSMITH，RS。

36、OLTIS，与GHARBEKE，“LPCVDPOLYCRYSTALLINESILICONGROWTHANDPHYSICALPROPERTIESOFDIFFUSIONDOPES，IONIMPLANTED，ANDUNDOPEDFILMS，”RCAREVIEW，VOL44，1983，PP313325；以及HARBEKE，G，LKRAUSBAUER，ESTEIGMEIR，AWIDMER，HKAPPERT，与GNEUGEBAURER，“GROWTHANDPHYSICALPROPERTIESOFLPCVDPOLYCRYSTALLINESILICONFILMS，”JELECTROCHEMSOL，VOL131。

37、，NO3，1984，PP675682。0092根据本发明的某些实施例中，该多晶硅层是以约570至约600，约575至约595，以及约580至约595的温度范围来沉积的生长的多晶硅层。在本发明的某些实施例中，该多晶硅层是以约580的温度来沉积的生长的多晶硅层。而在本发明的其他实施例中，该多晶硅层是以约585的温度来沉积的生长的多晶硅层。0093在本发明的其他实施例中，可以溅射沉积来生长该多晶硅层。在可替代的实施例中，多晶硅层沉积的条件可以是这样的，多晶硅层具有非晶结构，且使用退火程序来改变该结构。0094根据本发明的某些实施例中，薄膜层中包覆半导体装置元件的薄膜包括氮化硅，且基本上沿掺杂的多晶硅。

38、层沉积。在本发明的某些实施例中，薄膜层中包覆半导体装置元件的薄膜包括氮氧化硅，且基本上沿掺杂的多晶硅层沉积。0095反应1表示使用低压化学气相沉积LPCVD形成的氮化硅。00963SIH2CL24NH3SI3N46HCL6H210097反应24表示使用等离子体辅助化学气相沉积PECVD形成的氮化硅。00983SIH4G4NH3GSI3N4S12H2G200993SICL4G4NH3GSI3N4S12HCLG301003SICL2H2G4NH3GSI3N4S6HCLG6H2G40101在本发明的某些实施例中，任何在第一层的氮氧化硅，在薄膜或薄膜层的氮氧化硅，和/或在薄膜或薄膜层的氮化硅可使用等离。

39、子体辅助化学气相沉积法或技术来沉积以调整半导体装置元件的应力以及该涂布层的组合物。0102正如已经指出的，对多晶硅层热退火可能有助于修复一些被该层中的原子离子碰撞所造成的损害。热退火即为将半导体装置元件加热至合适温度的程序。热退火有助于更均匀地扩散掺杂剂原子或分子至整个多晶硅层，以及活化掺杂剂原子或分子。美国专利号4,089,992，题为“METHODFORDEPOSITINGCONTINUOUSPINHOLEFREESILICONNITRIDEFILMSANDPRODUCTSPRODUCEDTHEREBY”DOO等人“DOO”报告，氮化硅掩模可有效阻隔掺杂剂的扩散，如表3所示，各种在硅和锗衬。

40、底中的掺杂剂，在不同沉积及驱入条件下所使用的氮化硅掩模厚度，及在无氮化硅掩模下扩散在不同的扩散条件下的结深度和浓度。0103表30104说明书CN104064443A1210/14页130105此外，SHIMAKURA，K、TSUZUKI与YYADOIWA在SOLIDSTATEELECTRONICS189911975中的“BORONANDPHOSPHORUSDIFFUSIONTHROUGHANSIO2LAYERFROMADOPEDPOLYCRYSTALLINESOURCEUNDERVARIOUSDRIVEINAMBIENTS”描述掺杂剂磷在表4中不同的退火条件下所具有的扩散速率和扩散的活化能。。

41、0106表40107气体氛围势垒层扩散率CM2/S活化能EVH2二氧化硅15101740N2二氧化硅3101844AR磷硅玻璃351016440108WONG，C和FLAI在APPLPHYSLETT4816581986中的“AMBIENTANDDOPANTEFFECTSONBORONDIFFUSIONSINOXIDES”描述硼在二氧化硅中具有71017的扩散速率和33EV的扩散的活化能。综合以上所言，可知在二氧化硅及氮化硅的掩模下，掺杂剂原子外逸的量将非常低。0109以往，热退火包括从约500至约1500的温度范围内加热半导体装置元件一段时间。然而，在退火过程中可能赋予足够的能量给掺杂剂，也会。

42、导致掺杂剂原子的外逸，可能导致多晶硅层以及设置在衬底和多晶硅层之间的氧化硅层进一步的变质。DOO公开了氮化硅薄膜用作许多在硅中常见的掺杂剂的掩模。但是，DOO并未认识到掺杂剂的外逸作用也可能导致半导体装置元件的压缩应力的劣化。0110本发明已经设想设置包覆半导体装置元件的薄膜或设置横跨在该多晶硅层表面上的至少一薄膜层，如图4与图7分别所显示，以防止掺杂剂颗粒的外逸，以及实质上减少由于粒子的运动可能诱发在多晶硅层上所产生的损害而导致的劣化。0111在设置包覆半导体装置元件的薄膜或横跨在多晶硅层表面上的薄膜层后，将半导体装置元件进行退火过程。退火过程，例如，可包括激光退火处理，电子束退火处理和热退。

43、火处理。在本发明的某些实施例中，在一惰性气体的存在下，热退火处理加热半导体装置元件至一定温度。说明书CN104064443A1311/14页140112图13A为在一已经过高温退火的多晶硅层200的示例性部分中，掺杂剂分布的理论图形表示，例如在温度超过约1150时退火。多晶硅层200包括由多个晶界220隔开的多个晶粒210。如图13A所示，掺杂剂的扩散由扩散前沿230所代表，通过晶粒210的每一个在高温退火时是稍微被抑制的，且横跨晶粒210的掺杂剂的扩散速率稍低于沿晶界220的掺杂剂扩散速率。0113图13B为在一已知温度退火的多晶硅层中，掺杂剂分布的理论图形表示，例如在约1050的温度下退火。

44、。如图13B所示，掺杂剂的扩散通过晶粒内由扩散前沿240所代表，沿着晶界则由220代表，通过晶粒210的扩散速率低于沿晶界的扩散速率。0114图13C为在一已经过低温退火的多晶硅层200的示例性部分中，掺杂剂分布的理论图形表示，例如在低于约800的温度下退火。如图13C所示，掺杂剂的扩散由主要沿晶界220的扩散前沿250所代表。因此，图13A13C显示通过低温退火，掺杂剂可以更深入地扩散，且可以更集中。0115图14为磷在多晶硅中的晶界扩散的图形表示。此图标出扩散深度和退火温度之间的关系。因此，图14显示通过低温退火，磷可以更深入地扩散。0116在本发明的某些实施例中，半导体装置元件进行两步骤。

45、的高温退火处理，其中，半导体装置元件经第一阶段温度处理，随后对半导体装置元件以第二阶段温度处理。不打算受理论的约束，其中的一步骤的情况为促进掺杂剂的扩散沿晶界通过晶粒，而另一步骤的情况为促进掺杂剂的扩散横跨晶粒。在本发明的某些实施例中，第一温度低于第二温度。在本发明的一个实施例中，第一温度可以是从约800至约950的范围内。在本发明的某些实施例中，第一温度是大约850。而在本发明的其他实施例中，第一温度是大约900。在本发明的一个实施例中，第二温度可以是从约1000至约1100的范围内。在本发明的某些实施例中，第二温度可为约1050。0117在传统的退火过程中，选择该惰性气体是因为在退火过程中。

46、，气体输送所需的热能至半导体装置元件，但不与多晶硅层相互作用。在本发明中，多晶硅层基本上由氮化硅和/或氮氧化硅薄膜所覆盖，因此，惰性气体与多晶硅层相互作用的可能性有所缓解。根据本发明的某些实施例，选择该惰性气体是因为在退火过程中，该气体优先输送所需的热能至半导体装置元件，而基本上不与所涂布的薄膜或所涂布的薄膜层相互作用。在本发明的某些实施例中，惰性气体可以是氮气、氧气、氩气和氦气的任意一种或任意组合。在本发明的某些实施例中，惰性气体是氧气和氮气的任何一种或它们的组合。在本发明的一个实施例中，惰性气体的流速可能为从约100至约300标准立方厘米每分钟SCCM的范围内的任何值。0118在本发明的一。

47、个实施例中，退火时间可以是从约60分钟至约90分钟的范围内。在本发明的某些实施例中，退火时间将取决于退火温度。在本发明的某些实施例中，如本文中进一步描述，在第一退火温度是低于第二退火温度的退火时间可以是从大约30分钟至约60分钟、从约35分钟至约55分钟、从约30分钟至约50分钟、以及从约40分钟至约60分钟的范围内。在本发明的某些实施例中，如本文中进一步描述，在第二退火温度是高于第一退火温度的退火时间可以是从约15分钟至约30分钟、从约20分钟至约30分钟、从约20分钟至约40分钟、以及从约30分钟至约45分钟的范围内。0119在本发明的某些实施例中，薄膜或薄膜层的退火和应用的程度，可以平衡。

48、用于在说明书CN104064443A1412/14页15多晶硅层中沉积掺杂剂的注入能量的程度。0120经过退火之后，除去半导体装置元件上的薄膜或薄膜层。在本发明的一个实施例中，薄膜或薄膜层是通过湿法工艺除去。在本发明的某些实施例中，包括氮化硅的薄膜或薄膜层可通过使用热磷酸H3PO4除去。在本发明的某些实施例中，包括氮氧化硅的薄膜或薄膜层可通过使用氢氟酸HF溶液除去。图6B、6C和9A、9B是根据本发明的某些实施例，示出在移除如薄膜或薄膜层后，分别已被薄膜或所涂布的薄膜层包覆的半导体装置元件的横截面。0121根据本发明的一个实施例，图6A是一分离的半导体装置元件的概略图标。根据本发明的某些实施例。

49、，该半导体装置元件5具有一个主要装置区域6或一有源区域、至少一个连接垫连接电路7、和一个至少一部分配置为提供半导体装置元件5支承框架的周边区域8。在本发明的某些实施例中，具有残留包覆薄膜的周边区域8被配置为支撑该半导体装置元件，且该主要有源区域被用作于响应任何环境变化的振动膜。0122在本发明的一个实施例中，一旦薄膜80已被移除，残留薄膜层可继续驻留在分离的半导体装置元件的表面上。例如，图6B给出了一个说明性的示例性实施例中0123薄膜80的残留薄膜层实质上余留设置在该半导体装置元件的周围作为支承框架，该半导体装置元件装置包括主要装置区域6、周围区域8、以及膜9。例如，根据本发明的一个实施例，残留薄膜层可以包括任何一个或两者的氮化硅或氮氧化硅。0124图6C示出根据本发明的另一实施例的包覆薄膜除去后的半导体装置元件的横截面。根据本发明进一步提供的教导，图6C的说明性实施例示出了其它的介电薄膜84，其被配置以提供所需的压力。0125根据本发明的某些实施例中，一旦薄膜层85的一部份已被移除，可设置图7和图8中的薄膜层85，使得残留薄膜层可继续设置于一半导体装置元件的周围作为一支承框架。例如，根据本发明的一个实施例，残留薄膜层87可以包括任何一个或两者的氮化硅或氮氧化硅。0126图9A给出了一。