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1、10申请公布号CN104183575A43申请公布日20141203CN104183575A21申请号201310190073722申请日20130521H01L23/64200601H01L23/60200601H01L21/0220060171申请人中芯国际集成电路制造（上海）有限公司地址201203上海市浦东新区张江路18号72发明人倪百兵74专利代理机构北京市磐华律师事务所11336代理人董巍高伟54发明名称一种半导体器件及其制备方法57摘要本发明涉及一种半导体器件及其制备方法，所述器件包括半导体衬底；位于所述半导体衬底上的第一介电层和第二介电层；高电阻导电材料层，位于所述第一介电层和。
2、第二介电层之间的界面处；以及连接至所述高电阻导电材料层的金属互连结构。本发明中选用TIN电阻替代现有技术中多晶硅电阻，从电阻率以及材料性能上看TIN都是非常好的选择，本发明通过沉积、光刻、蚀刻等简单的工艺方法，在半导体器件中引入TIN电阻，很好的解决了现有技术中存在的各种难题。51INTCL权利要求书3页说明书11页附图11页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书11页附图11页10申请公布号CN104183575ACN104183575A1/3页21一种半导体器件，包括半导体衬底；位于所述半导体衬底上的第一介电层和第二介电层；高电阻导电材料层，位于所述第一介电层。
3、和第二介电层之间的界面处；以及连接至所述高电阻导电材料层的金属互连结构。2根据权利要求1所述的器件，其特征在于，所述高电阻导电材料层的表面电阻为2001000MOHM/SQ。3根据权利要求1或2所述的器件，其特征在于，所述高电阻导电材料层为TIN或TAN。4根据权利要求1所述的器件，其特征在于，所述金属互连结构包括位于所述第一介电层中的第一金属通孔V0以及位于所述第二介电层中的第二金属沟槽M1。5根据权利要求1所述的器件，其特征在于，所述金属互连结构包括位于所述第二介电层中的第一金属沟槽M0。6根据权利要求4所述的器件，其特征在于，所述金属互连结构通过第一金属沟槽M0和接触孔CCT将所述高电阻。
4、导电材料层与所述半导体衬底中的有源区相连。7根据权利要求5所述的器件，其特征在于，所述第一金属沟槽M0位于部分所述高电阻导电材料层上。8根据权利要求4所述的器件，其特征在于，所述第二金属沟槽M1位于部分所述高电阻导电材料层上。9根据权利要求5所述的器件，其特征在于，还包括位于所述第一介电层中的金属栅极。10根据权利要求9所述的器件，其特征在于，所述器件还包括位于所述金属栅极顶部的TIN覆盖层，所述TIN覆盖层与所述TIN电阻在同一工序中形成。11一种半导体器件的制备方法，包括提供半导体衬底；在所述半导体衬底上沉积第一介电层；在所述第一介电层上形成高电阻导电材料层；在所述第一介电层以及所述高电阻。
5、导电材料层上沉积第二介电层；形成与所述高电阻导电材料层电连接的金属互连结构。12根据权利要求11所述的方法，其特征在于，所述高电阻导电材料层的表面电阻为2001000MOHM/SQ。13根据权利要求11所述的方法，其特征在于，所述高电阻导电材料层为TIN或TAN。14根据权利要求11所述的方法，其特征在于，所述方法还包括在所述半导体衬底上形成第一金属沟槽M0和接触孔CCT的步骤，所述金属互连结构通过第一金属沟槽M0和接触孔CCT将所述高电阻导电材料层与所述半导体衬底中的有源区相连。15根据权利要求14所述的方法，其特征在于，形成所述高电阻导电材料层的方法为在所述半导体衬底上形成蚀刻停止层；在所。
6、述蚀刻停止层上沉积所述第一介电层；在所述第一介电层上沉积高电阻导电材料；图案化所述TIN材料层，以去除部分所述高电阻导电材料，形成所述高电阻导电材料权利要求书CN104183575A2/3页3层。16根据权利要求15所述的方法，其特征在于，图案化所述高电阻导电材料的方法为在所述高电阻导电材料上形成掩膜层，所述掩膜层为光刻胶或者光刻胶和牺牲材料层、底部抗反射层的组合；图案化所述掩膜层；以所述掩膜层为掩膜蚀刻所述高电阻导电材料；去除所述掩膜层。17根据权利要求15所述的方法，其特征在于，形成所述金属互连结构的方法包括以下步骤在所述第二介电层上沉积保护层、记忆层以及硬掩膜层；图案化所述蚀刻停止层、所。
7、述第一介电层、所述第二介电层，在所述第一介电层中形成通孔，以露出所述第一金属沟槽M0，在所述第二介电层中形成沟槽，以露出部分所述高电阻导电材料层；选用导电材料填充所述通孔和所述沟槽，分别形成第一金属通孔V0和第二金属沟槽M1，以形成电连接；去除所述保护层、记忆层以及硬掩膜层。18根据权利要求17所述的方法，其特征在于，所述蚀刻停止层为含碳的氮化硅材料层或者SIN层；所述第一介电层为氧化物层或低K材料层；所述第二介电层为低K材料层；所述保护层为氧化物层；所述记忆层为TIN层；所述牺牲材料层为氧化物层。19根据权利要求11所述的方法，其特征在于，所述方法包括在所述第一介电层中形成金属栅极结构；在所。
8、述第一介电层上沉积高电阻导电材料和牺牲材料层；图案化所述高电阻导电材料和所述牺牲材料层，在所述金属栅极结构上形成高电阻导电材料覆盖层，同时形成高电阻导电材料层；沉积所述第二介电层，并在所述第二介电层中形成第一金属沟槽M0，其中所述第一金属沟槽M0位于部分所述高电阻导电材料层上。20根据权利要求19所述的方法，其特征在于，形成所述金属互连结构的方法为在所述第二介电层上沉积硬掩膜层、第二牺牲材料层；图案化所述第二牺牲材料层和所述硬掩膜层；以所述硬掩膜层为掩膜蚀刻所述第二介电层，以在所述第二介电层中形成沟槽，露出部分所述高电阻导电材料层；选用导电材料填充所述沟槽，以形成所述第一金属沟槽M0。21根据。
9、权利要求19所述的方法，其特征在于，所述硬掩膜层为TIN材料层。22根据权利要求19所述的方法，其特征在于，所述方法还包括以下步骤在所述金属栅极结构两侧形成应力层；权利要求书CN104183575A3/3页4在形成金属互连结构的工艺中在所述应力层上形成电连接，包括以下子步骤在所述第二介电层上沉积硬掩膜层、第二牺牲材料层；图案化所述硬掩膜层，以在所述硬掩膜层中形成接触孔，所述接触孔位于所述应力层上方；图案化所述硬掩膜层，以在所述硬掩膜层中形成沟槽，所述沟槽位于所述金属栅极结构上方；以所述硬掩膜层蚀刻所述第二介电层，以在所述第二介电层中形成接触孔和沟槽，露出所述应力层和所述金属栅极结构；沉积导电材。
10、料，填充所述接触孔和沟槽，以形成接触孔CCT和所述电连接。23根据权利要求22所述的方法，其特征在于，在形成所述接触孔CCT之前还包括在所述应力层上形成自对准硅化物的步骤。权利要求书CN104183575A1/11页5一种半导体器件及其制备方法技术领域0001本发明涉及半导体制造领域，具体地，本发明涉及一种半导体器件及其制备方法。背景技术0002在将用于保护内部电路不受静电等干扰的保护元件提供至半导体器件的情形下，一般是在保护元件和内部电路之间设置用于限制电流的电阻元件，从而防止过电流流至内部电路，电阻元件通常由多晶硅构成的多晶硅电阻（POLYRESISTOR），或由扩散层构成的扩散电阻（DI。
11、FFUSIONRESISTOR），在使用扩散层电阻的情况下，可以与保护的元件集成，以便减少占用面积。0003在集成电路制造领域，随着MOS晶体管的不断缩小，各种因为器件的物理极限所带来的二级效应不可避免，器件的特征尺寸按比例缩小变得困难，其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。当前工艺的解决方法是采用高K栅极材料和金属栅的方法。0004随着高K栅极材料和金属栅技术的广泛应用，半导体器件性能得到很大提高，但是由于在高K栅极材料和金属栅工艺中所用的高K材料由于具有低的电阻系数，不能用来作为电阻，同样非自对准硅化物扩散（NONSALICIDEDIFFUSION）由于具有过。
12、高的电阻率（HIGHERRESISTIVITY）也不能用来作为扩散电阻。0005在半导体器件的制备工艺中，特别是在器件尺寸不断缩小的工艺节点中，上述问题成为亟需解决的难题。发明内容0006在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。0007本发明为了克服目前存在问题，提供了一种半导体器件，包括0008半导体衬底；0009位于所述半导体衬底上的第一介电层和第二介电层；0010高电阻导电材料层，位于所述第一介电层和第二介电。
13、层之间的界面处；0011以及连接至所述高电阻导电材料层的金属互连结构。0012作为优选，所述高电阻导电材料层的表面电阻为2001000MOHM/SQ。0013作为优选，所述高电阻导电材料层为TIN或TAN。0014作为优选，所述金属互连结构包括位于所述第一介电层中的第一金属通孔V0以及位于所述第二介电层中的第二金属沟槽M1。0015作为优选，所述金属互连结构包括位于所述第二介电层中的第一金属沟槽M0。0016作为优选，所述金属互连结构通过第一金属沟槽M0和接触孔CCT将所述高电阻导电材料层与所述半导体衬底中的有源区相连。说明书CN104183575A2/11页60017作为优选，所述第一金属沟。
14、槽M0位于部分所述高电阻导电材料层上。0018作为优选，所述第二金属沟槽M1位于部分所述高电阻导电材料层上。0019作为优选，还包括位于所述第一介电层中的金属栅极。0020作为优选，所述器件还包括位于所述金属栅极顶部的TIN覆盖层，所述TIN覆盖层与所述TIN电阻在同一工序中形成。0021本发明还提供了一种半导体器件的制备方法，包括0022提供半导体衬底；0023在所述半导体衬底上沉积第一介电层；0024在所述第一介电层上形成高电阻导电材料层；0025在所述第一介电层以及所述高电阻导电材料层上沉积第二介电层；0026形成与所述高电阻导电材料层电连接的金属互连结构。0027作为优选，所述高电阻导。
15、电材料层的表面电阻为2001000MOHM/SQ。0028作为优选，所述高电阻导电材料层为TIN或TAN。0029作为优选，所述方法还包括在所述半导体衬底上形成第一金属沟槽M0和接触孔CCT的步骤，所述金属互连结构通过第一金属沟槽M0和接触孔CCT将所述高电阻导电材料层与所述半导体衬底中的有源区相连。0030作为优选，形成所述高电阻导电材料层的方法为0031在所述半导体衬底上形成蚀刻停止层；0032在所述蚀刻停止层上沉积所述第一介电层；0033在所述第一介电层上沉积高电阻导电材料；0034图案化所述TIN材料层，以去除部分所述高电阻导电材料，形成所述高电阻导电材料层。0035作为优选，图案化所。
16、述高电阻导电材料的方法为0036在所述高电阻导电材料上形成掩膜层，所述掩膜层为光刻胶或者光刻胶和牺牲材料层、底部抗反射层的组合；0037图案化所述掩膜层；0038以所述掩膜层为掩膜蚀刻所述高电阻导电材料；0039去除所述掩膜层。0040作为优选，形成所述金属互连结构的方法包括以下步骤0041在所述第二介电层上沉积保护层、记忆层以及硬掩膜层；0042图案化所述蚀刻停止层、所述第一介电层、所述第二介电层，在所述第一介电层中形成通孔，以露出所述第一金属沟槽M0，在所述第二介电层中形成沟槽，以露出部分所述高电阻导电材料层；0043选用导电材料填充所述通孔和所述沟槽，分别形成第一金属通孔V0和第二金属沟。
17、槽M1，以形成电连接；0044去除所述保护层、记忆层以及硬掩膜层。0045作为优选，所述蚀刻停止层为含碳的氮化硅材料层或者SIN层；0046所述第一介电层为氧化物层或低K材料层；0047所述第二介电层为低K材料层；说明书CN104183575A3/11页70048所述保护层为氧化物层；0049所述记忆层为TIN层；0050所述牺牲材料层为氧化物层。0051作为优选，所述方法包括0052在所述第一介电层中形成金属栅极结构；0053在所述第一介电层上沉积高电阻导电材料和牺牲材料层；0054图案化所述高电阻导电材料和所述牺牲材料层，在所述金属栅极结构上形成高电阻导电材料覆盖层，同时形成高电阻导电材料。
18、层；0055沉积所述第二介电层，并在所述第二介电层中形成第一金属沟槽M0，其中所述第一金属沟槽M0位于部分所述高电阻导电材料层上。0056作为优选，形成所述金属互连结构的方法为0057在所述第二介电层上沉积硬掩膜层、第二牺牲材料层；0058图案化所述第二牺牲材料层和所述硬掩膜层；0059以所述硬掩膜层为掩膜蚀刻所述第二介电层，以在所述第二介电层中形成沟槽，露出部分所述高电阻导电材料层；0060选用导电材料填充所述沟槽，以形成所述第一金属沟槽M0。0061作为优选，所述硬掩膜层为TIN材料层。0062作为优选，所述方法还包括以下步骤0063在所述金属栅极结构两侧形成应力层；0064在形成金属互连。
19、结构的工艺中在所述应力层上形成电连接，包括以下子步骤0065在所述第二介电层上沉积硬掩膜层、第二牺牲材料层；0066图案化所述硬掩膜层，以在所述硬掩膜层中形成接触孔，所述接触孔位于所述应力层上方；0067图案化所述硬掩膜层，以在所述硬掩膜层中形成沟槽，所述沟槽位于所述金属栅极结构上方；0068以所述硬掩膜层蚀刻所述第二介电层，以在所述第二介电层中形成接触孔和沟槽，露出所述应力层和所述金属栅极结构；0069沉积导电材料，填充所述接触孔和沟槽，以形成接触孔CCT和所述电连接。0070作为优选，在形成所述接触孔CCT之前还包括在所述应力层上形成自对准硅化物的步骤。0071本发明中选用TIN电阻替代现。
20、有技术中多晶硅电阻，从电阻率以及材料性能上看TIN都是非常好的选择，本发明通过沉积、光刻、蚀刻等简单的工艺方法，在半导体器件中引入TIN电阻，很好的解决了现有技术中存在的各种难题。附图说明0072本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，0073图1AH为本发明第一种实施方式制备所述半导体器件的剖面示意图；0074图2AD为本发明第二种实施方式制备所述半导体器件的剖面示意图；说明书CN104183575A4/11页80075图3AM为本发明第三种实施方式制备所述半导体器件的剖面示意图；0076图4为本发明一实。
21、施例中制备所述半导体器件的工艺流程图。具体实施方式0077在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。0078为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述监控探针标记大小的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。0079应予以注意的是，这里所使用的术语仅是为了描述具体。
22、实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。0080现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。
23、。0081本发明提供了一种半导体器件，包括0082半导体衬底；0083位于所述半导体衬底上的第一介电层和第二介电层；0084高电阻导电材料层，位于所述第一介电层和第二介电层之间的界面处；0085以及连接至所述高电阻导电材料层的金属互连结构。0086其中，所述高电阻导电材料层的表面电阻为2001000MOHM/SQ，具体地所述高电阻导电材料层为TIN或TAN。0087在本发明中下面的实施例中所述高电阻导电材料层均以TIN为例进行说明，但需要说明的是并不局限于所述TIN材料，表面电阻为2001000MOHM/SQ的高电阻导电材料层均可以用于本发明。0088作为优选，所述金属互连结构包括位于所述第一。
24、介电层中的第一金属通孔V0以及位于所述第二介电层中的第二金属沟槽M1，所述第二金属沟槽M1位于部分所述TIN电阻上，所述金属互连结构通过第一金属沟槽M0和接触孔CCT将所述TIN电阻与所述半导体衬底中的有源区相连。0089或者所述金属互连结构包括位于所述第二介电层中的第一金属沟槽M0，所述第一金属沟槽M0位于部分所述TIN电阻上，所述器件还包括位于所述金属栅极顶部的TIN覆盖层，所述TIN覆盖层与所述TIN电阻在同一工序中形成。0090下面对本发明的一具体实施方式中的处理方法做进一步的说明说明书CN104183575A5/11页90091首先参照图1A1H对本发明的第一种实施方式进行详细的说明。
25、0092首先，如图1A所示，首先提供半导体衬底，在所述半导体衬底上形成金属栅极结构，并且在所述金属栅极结构上形成电连接；0093下面对该过程作进一步说明，在本发明的一具体实施方式中，首先提供提供半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（SSIGEOI）、绝缘体上锗化硅（SIGEOI）以及绝缘体上锗（GEOI）等。0094在所述半导体衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。0095在所述半导体衬底上形成金属栅极结构，所述金属栅极的。
26、形成方法可以为先栅工艺（GATEFIRST）或者后栅工艺（GATELAST）并不局限于某一方法，在本发明的一实施例中为了提高器件的性能选用后栅工艺制备所述金属栅极结构，但是并不仅仅局限于该方法，具体地0096在所述半导体衬底上形成虚拟栅极，首先在所述半导体衬底上形成栅极氧化物层，作为优选，所述氧化物层为SIO2层，所述SIO2层通过快速热氧化工艺（RTO）来形成，其厚度为850埃，但并不局限于该厚度。0097然后在所述栅极氧化物层上沉积栅极材料层，所述栅极材料包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅锗合金材料即，具有从每立方厘米大约11018到大约11022个掺杂原子的掺杂浓度以及多晶硅金。
27、属硅化物POLYCIDE材料掺杂的多晶硅/金属硅化物叠层材料。0098类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法。通常，所述栅极材料包括具有厚度从大约50埃到大约2000埃的掺杂的多晶硅材料。0099所述多晶硅栅极材料的形成方法可选用低压化学气相淀积LPCVD工艺。形成所述多晶硅层的工艺条件包括反应气体为硅烷SIH4，所述硅烷的流量范围可为100200立方厘米/分钟SCCM，如150SCCM；反应腔内温度范围可为700750摄氏度；反应腔内压力可为250350MTORR，如300MTORR；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气HE或氮。
28、气，所述氦气和氮气的流量范围可为520升/分钟SLM，如8SLM、10SLM或15SLM。0100然后对所述栅极材料层进行蚀刻，以得到虚拟栅极，具体地，在本发明的实施例中，首先在所述栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述栅极材料层以及栅极氧化物层，形成虚拟栅极，然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。0101在所述虚拟栅极上形成偏移侧壁，具体地，在所述衬底上共形沉积（CONFORMALDEPOSITION）偏移侧壁的材料层，以在所述虚拟栅极上形。
29、成厚度相同或大致相同的覆盖层，在蚀刻去除衬底以及虚拟栅极水平面上的偏移侧壁的材料层后，形成偏移侧壁，偏移侧壁选用氧化物，优选氧化硅，所述氧化物通过原子层沉积ALD的方法形成。0102在形成所述偏移侧壁之后，执行LDD注入的步骤，所述形成LDD的方法可以是离子说明书CN104183575A6/11页10注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。0103然后在所述。
30、栅极两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SIC作为拉应力层，在PMOS晶体管中通常选用SIGE作为压应力层。0104作为优选，生长所述SIC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述SIGE层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SIGE层。更优选，在所述衬底中形成“”形凹槽。0105然后在所述虚拟栅极上形成间隙壁，所述栅极间隙壁可以。
31、为SIO2、SIN、SIOCN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁为氧化硅、氮化硅共同组成，具体工艺为在半导体衬底上形成氧化硅层、氮化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为550NM。0106在所述半导体衬底上沉积接触孔蚀刻停止层（CESL），所述接触孔蚀刻停止层（CESL）可包含SICN、SIN、SIC、SIOF、SION中的一种或者多种，在本发明的一实施例中，优选在所述衬底上形成一层SIN，然后在所述SIN上继续沉积一层SIC，以形成所述接触孔蚀刻停止层，其中所述接触孔蚀刻停止层并不局限于上述一种组合。0107去除所述虚拟栅极，在本发。
32、明中选用干法蚀刻或者湿法蚀刻以去除所述虚拟栅极，在形成所述凹槽之后还包括在凹槽中沉积高K介电层、金属栅极等步骤。0108具体地，在所述凹槽中形成栅极介电层，优选高K介电层来形成所述栅极介电层，例如用在HF02中引入SI、AL、N、LA、TA等元素并优化各元素的比率来得到的高K材料等。0109形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在凹槽中形成HFALON栅极介电层，其厚度为15到60埃。0110最后形成金属栅极，所述金属栅极通过沉积多个薄膜堆栈形成，所述薄膜包括功函数金属层，阻挡层和导电层。所述阻挡层包括TAN、TIN、TAC、TASIN、WN、TI。
33、AL、TIALN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法CVD，如低温化学气相沉积LTCVD、低压化学气相沉积LPCVD、快热化学气相沉积LTCVD、等离子体化学气相沉积PECVD。0111然后在所述金属栅极结构以及应力层SIGE层上形成电连接，具体地，在所述金属栅极结构上形成第一金属层M0，在所述应力层SIGE层上形成接触孔CCT，以形成电连接，所述第一金属层M0和所述接触孔CCT的形成方法为在所述金属栅极结构上依次沉积第一层间介电层、停止层和第二层间介电层，然后图案化所述介电层，在所述第一层间介电层中形成接触孔，图案化所述第二层间介电层，形成沟槽，通过两次图案化以形成。
34、沟槽和接触孔，然后选用导电材料填充所述沟槽和接触孔，在所述金属栅极结构上形成第一金属层M0，在所述SIGE层上形成接触孔CCT。0112其中，导电材料可通过低压化学气相沉积LPCVD、等离子体辅助化学气相沉积PECVD、金属有机化学气相沉积MOCVD及原子层沉积ALD或其它先进的沉积技术形说明书CN104183575A107/11页11成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴CO、钼MO、氮化钛TIN以及含有钨的导电材料或其组合。0113作为优选，在一具体实施例中，为了降低接触电阻，在填充所述导电材料之前还进一步包含形成自对准硅化物形成工艺SALICIDE，具体地，在半导体。
35、衬底表面溅镀金属层，例如镍金属层，然后进行快速升温退火RTA工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺SALICIDE。0114金属硅化层SILICIDE区域的形成，首先沉积金属层，其可包含镍NICKEL、钴COBALT及铂PLATINUM或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。0115在形成第一金属层M0之后执行一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括。
36、机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。0116参照图1B，在所述半导体衬底上沉积蚀刻停止层101、第一介电层102以及TIN材料层103；0117具体地，在本发明的一具体实施方式中，首先在所述半导体衬底上沉积接触孔蚀刻停止层（CESL），所述接触孔蚀刻停止层（CESL）可包含SICN、SIN、SIC、SIOF、SION、NDC中的一种或者多种，其厚度为100300埃，在本发明的一实施例中，优选在所述衬底上形成一层SIN，其厚度为220埃，以形成所述接触孔蚀刻停止层，其中所述接触孔蚀刻停止层仅仅为示例性的。0118接着在所述蚀刻停止层101沉积第一介电层102，所。
37、述第一介电层102为可为氧化硅层，包括利用热化学气相沉积THERMALCVD制造工艺或高密度等离子体HDP制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃USG、磷硅玻璃PSG或硼磷硅玻璃BPSG。此外，第一介电层102还可以为低K或者超低K介质材料。所述第一介电层102的厚度为300500埃，优选为380420埃。0119然后在所述第一介电层102上沉积TIN材料层103，其中，所述TIN材料层103。0120参照图1C，在所述TIN材料层103上形成图案化的掩膜层104，其中所述图案化的掩膜层104定义了所述TIN电阻的大小以及位置，在本发明中所述图案化的掩膜层为光刻胶层。
38、，优选为DUO248材料层，具体地，在所述TIN材料层103上形成DUO248材料层，然后进行光刻，形成图案化的掩膜层104。0121参照图1D，图案化TIN材料层103，具体地，以所述图案化的掩膜层104为掩膜蚀刻所述TIN材料层103，停止于所述第一介电层102上，以在所述第一介电层102上形成TIN电阻的图案。0122在一具体实施方式中选用湿法蚀刻所述TIN材料层103，在本发明中为了提高所述TIN材料层103和所述第一介电层102的蚀刻选择比，选用NH4OHH2O2H2O11238的蚀刻液蚀刻所述TIN材料层103，在去除部分所示TIN材料层103时不会蚀刻第一介电层102，作为优选，。
39、选择NH4OHH2O2H2O115的蚀刻液进行蚀刻，进一步提高蚀刻选择比，提高蚀刻效果。0123参照图1E，去除所述图案化的掩膜层104，在本发明中选用灰化法去除所述图案说明书CN104183575A118/11页12化掩膜层104，但是并不局限于该示例，本领域技术人员可以选择常用的方法实现所述目的，在此不再赘述。0124参照图1F，沉积第二介电层105、保护层106、记忆层107和硬掩膜层108，具体地，在所述半导体衬底上沉积第二介电层105，以覆盖所述TIN电阻，其中所述第二介电层105为低K或者超低K材料层，其厚度为10002000埃，所述第二介电层105的制备方法有以下两种一种是等离子。
40、体化学气相沉积法（CVD），另一种是旋转涂敷法（SPINONDEPOSITION，SOD）。在本发明中优选旋转涂敷SOD方法，旋转涂敷SOD方法制备的纳米多孔薄膜具有结构可控、稳定性好等优点，而且具有耐压高，同硅有好的粘附性和好的间隙填充能力，与半导体集成电路芯片工艺的相容性较好。0125作为进一步的优选，在形成所述多孔低K材料后，还可以进一步对所述多孔低K材料进行适当的等离子体处理，所述等离子体处理不仅可以起到清洗的作用，而且可以在所述材料的表面产生许多悬挂键而提高其化学活性，而且等离子体表面处理可以使制备的低K薄膜表面的开口孔闭合，降低吸水性，防止铜散射和外界的污染。0126在所述第二介电。
41、层105上继续沉积保护层106，所述保护层为氧化物层，以保护位于下方的TIN电阻在蚀刻过程中不受到损坏，在本发明中有优选SIO2材料层，其厚度为100300埃，其形成方法可以选用本领域常用方法，在此不再赘述。0127在所述保护层106上沉积记忆层107，所述记忆层107优选为TIN层，其厚度为200500埃，在所述记忆层107上沉积硬掩膜层108，所述硬掩膜层108优选为氧化物层，其厚度为50500埃，在本发明的一具体地实施方式中优选SIO2材料层作为硬掩膜层，其沉积方法可以为化学气相沉积法CVD，如低温化学气相沉积LTCVD、低压化学气相沉积LPCVD、快热化学气相沉积LTCVD、等离子体化。
42、学气相沉积PECVD中的一种。0128参照图1G，形成金属互连结构，所述金属互连结构包括第二金属层M1和第一金属通孔V0，所述金属互联结构通过第一金属层M0和接触孔CCT将所述TIN电阻与器件中的有源区形成连接；0129具体地，首先在所述硬掩膜层108上沉积第一图案化掩膜层（图中未示出），以所述第一图案化掩膜层为掩膜蚀刻所述硬掩膜层108，以打开所述硬掩膜层108，在所述硬掩膜层108中形成沟槽，所述蚀刻过程选用干法蚀刻或者湿法蚀刻，在一具体实施方式中，所述湿法蚀刻选用氢氟酸及氟化铵HF/NH4F所形成之缓冲溶液来蚀刻二氧化硅的硬掩膜层，或者选用CF4或者CHF3的蚀刻气体蚀刻所述硬掩膜层10。
43、8，上述示例仅仅为示意性的，并不局限于所述方法。0130在所述硬掩膜层108中形成沟槽之后，去除所述第一图案化掩膜层，在所述硬掩膜层108上沉积第二图案化掩膜层，以所述第二图案化掩膜层为掩膜进行蚀刻，蚀刻至所述蚀刻停止层101，以打开所述蚀刻停止层101，形成通孔，露出所述第一金属层M0，在该蚀刻过程中可以选用干法蚀刻或者湿法蚀刻，本领域技术人员可以选用双镶嵌工艺中常用的蚀刻方法。0131接着去除所述第二图案化掩膜层，具体地，可以通过灰化方法去除，然后以所述硬掩膜层108为掩膜蚀刻所述第二介电层105、保护层106、记忆层107，以形成沟槽，同时露出部分所述TIN电阻，在该过程中所述蚀刻方法选。
44、择第二介电层105、保护层106、记忆层107与所述TIN电阻具有高选择蚀刻比的方法进行蚀刻，以保证在该蚀刻过程中所述TIN电阻说明书CN104183575A129/11页13不受到损坏，在本发明的一具体地实施方式中选用湿法蚀刻，所述湿法蚀刻选用氢氟酸及氟化铵HF/NH4F所形成之缓冲溶液来蚀刻所述第二介电层105、保护层106、记忆层107，在形成所述沟槽之后去除所述硬掩膜层108，可以选用机械平坦化的方法去除。0132参照图1H，在所述沟槽或通孔中填充导电材料，以形成第二金属层M1和第一金属通孔V0，实现电连接，并进行平坦化，具体地，在本发明中所述导电材料可通过低压化学气相沉积LPCVD、。
45、等离子体辅助化学气相沉积PECVD、金属有机化学气相沉积MOCVD及原子层沉积ALD或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴CO、钼MO、氮化钛TIN以及含有钨的导电材料或其组合。0133可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。0134填充导电材料后形成第一金属通孔V0和第二金属层M1，通过第一金属通孔V0和第二金属层M1与所述金属栅极结构形成电连接，所述TIN电阻通过第二金属层M1和半导体器件中的有源区相连。0135下面结合2A2C。
46、对本发明的第二种实施方式作进一步的说明，首先提供半导体衬底，在所述半导体衬底上形成金属栅极结构以及应力层SIGE层，并在所述金属栅极结构以及应力层SIGE层上形成电连接，然后沉积蚀刻停止层101、第一介电层102和TIN材料层103，得到图1B所示图形，所述形成方法可以参照第一种实施方式中的形成方法或者本领域常用的其他方法，参照图2A在所述TIN材料层103上沉积牺牲材料层109，所述牺牲材料层109作为牺牲氧化物层可以选用本领域常用的氧化物，然后在所述牺牲材料层109上沉积底部抗反射层110（BARC）和光刻胶层104，如图2BC所示，其中所述光刻胶层104选用常规的光刻胶层，并进行图案化，。
47、然后以所述光刻胶层104为掩膜蚀刻打开所述底部抗反射层110和牺牲材料层109，然后以所述底部抗反射层110和牺牲材料层109为掩膜蚀刻所述TIN材料层103，如图2D所示，停止于所述第一介电层102上，在所述第一介电层102上形成TIN电阻，最后去除所述底部抗反射层110（BARC）、光刻胶层104以及牺牲材料层109，得到如图1E所示的图案，其后面的工艺步骤可以选用第一种实施方式中的方法，但并不局限与所述方法。0136下面结合图3AM对本发明的第三种实施方式做进一步的说明0137参照图3A，首先提供半导体衬底，在所述半导体衬底上形成第一介电层和位于所述第一介电层中的金属栅极结构以及应力层S。
48、IGE层，得到如图3A所示结构，其中所述金属栅极结构以及应力层SIGE层的形成方法可以参照第一种实施方式中的形成方法，本领域技术人员还可以选用本领域中常用的形成方法并不局限于某一种。0138参照图3B，沉积TIN材料层103、牺牲材料层109，在本发明的一具体实施例中所述牺牲材料层109优选为氧化物，例如二氧化硅，但并不局限于二氧化硅，接着在所述牺牲材料层109上形成掩膜层，例如首先在所述牺牲材料层109上形成底部抗反射层（BARC）110和光刻胶层104，然后图案化所述光刻胶层104。0139参照图3C，图案化所述TIN材料层103、牺牲材料层109，以在所述金属栅极结构上形成TIN覆盖层，。
49、同时在所述第一介电层上形成TIN电阻，具体地，以所述光刻胶层为掩膜蚀刻打开所述牺牲材料层109和底部抗反射层（BARC）110，然后以所述牺牲材料层109和说明书CN104183575A1310/11页14底部抗反射层（BARC）110为掩膜蚀刻所述TIN材料层103，保留所述金属栅极结构上的TIN材料层103，用于形成TIN覆盖层，同时保留位于金属栅极结构一侧的部分TIN材料层103，用于形成TIN电阻，然后灰化去除所述底部抗反射层（BARC）110和光刻胶层104，所述灰化去除方法选用本领域常用方法，在此不再赘述。0140所述TIN电阻和所述TIN覆盖层在同一工序中形成，通过一步蚀刻实现（ALLINONEETCH），其中所述TIN覆盖层中牺牲材料层作为保护层，保护位于下方的金属栅极结构不受损坏，另外还可以作为金属栅极结构的保护层，在自对准硅化物时，防止所述金属层和所述金属栅极结构反应，此外，所述TIN覆盖层的并不会引起电阻的增加，因此所述TIN覆盖层可以提高器件的性能，同时简化工艺。0141参照图3D，沉积第二介电层105，以覆盖所述TIN覆盖层以及TIN电阻，然后进行平坦化，所述第二介电层105的材料、厚度以及形成方法均可参照第一种实施方式。作为优选，其中所述第二介电层105为氧化物，其厚度为10002000埃。0142参照图3E，沉积硬掩膜层114、。