显示数据写控制装置.pdf

下面将参照附图描述本发明的一个实施例。

图1是显示根据本发明的一个实施例的一显示控制装置的结构的方框图。

一中央处理单元（CPU）31用于产生送往一液晶点阵显示部（LCD）32的显示数据并且控制装置各部分的工作。一系统存储器34经由包括数据总线和地址总线的系统总线33连接至CPU31。

系统存储器34包括一图象存储器（VRAM）35，其中存储由CPU31传送来的显示数据，而该数据欲被显示在LCD32上。

该在CPU31内部设有一连接至系统总线33的液晶显示控制部（LCDC）36。从LCDC36输出的显示数据和其地址数据被经由一液晶显示总线（LCDBUS）37传送至段显示驱动器（D/D_SEG）38a和38b，而从LCDC36输出的一显示控制信号被送给该D/D_SEG38a和38b以及一公用显示驱动器（D/D_COM）39。

D/D_SEG38a和38b分别包括显示VRAM40a及40b，且LCD32根据作为位图写入该显
示VRAM40a及40b显示数据被驱动。

图2显示了该显示控制装置中涉及LCDC36的一部分。来自CPU31的一存储器接口部31a的地址总线33a、数据总线33b以及一读/写（R/W）控制信号线41以类似的方式连接至系统存储器34和LCDC36。

LCDC36工作以使当数据被从CPU31写向系统存储器34时该显示数据和地址数据被取入多路调制器36a中，并且根据该地址数据判断该数据是否是要被写入系统存储器34的VRAM35的。当该显示数据是要被写入VRAM35的时，该被取入多路调制器36的显示数据及其地址数据被以时分方式经LCDBUS37顺序传送至D/D_SEG38a及38b。

图3显示了该多路调制器36a的细节。

该多路调制器36a包括一具有用于暂时保存来自地址总线33a的地址数据的锁存器-A51的地址计算电路52，以及一用于暂时保存来自数据总线33b的显示数据的锁存器-D53。

在该实施例中，该地址总线33a由20位类型的总线制成，而该数据总线33b由8位类型的总线制成。

该地址总线33a连接至一解码器54。该解码器54用于解码地址数据的高4位并且当该地址数据是访问系统存储器34的VRAM35的时输出一信号S。

一接到该信号S，一选择器55以时分方式向
LCDBUS37输出地址和显示数据。该LCDBUS37由8位总线构成，而地址总线的低16位被分为低1字节数据“AX”和高1字节数据“AY”。

应该注意到该地址数据的划分点决定了如图4A所示的系统存储器34的VRAM35的存储区的X方向的划分点（在X方向上字节的数量）;并且，对“AX”的有效位数不一定是8位。

一DXA寄存器56和一DYA寄存器57分别用于存储“DXA”和“DYA”，该“DXA”和“DYA”各为一个由从存储在锁存器-A51中的地址数据中加或减得到的位移量。

下面将描述LCD32与VRAM40a、40b间的关系。

该LCD32具有一显示屏幕，该屏幕由设置为在竖直（Y）方向有160点及在水平（X）方向有256点的显示象素构成。

分别设于段驱动器38a和38b中的各VRAM40a及40b具有160×128点的存储容量，用于以二维的方式存储欲被显示在屏幕上的显示数据。

前述地址数据的低字节数据“AX”用于指定两个段驱动器38a，38b的选择及VRAM在X方向的地址，而该高字节数据“AY”用于指定在Y方向的地址。

系统存储器34的VRAM区35具有大于段驱动器的VRAM40a和40b的总容量和的容量，并
且包括对应于段驱动器的VRAM40a、40b的显示数据存储区。

该LCDC36包括一个直接存储器存取电路（DMA）58、一显示定时控制部36b以及用作数据碰撞避免控制部的读/写控制部36d。

当起始地址（s）、在X方向的字节数（x）和在Y方向的字节数（y）被CPU31设定时，该DMA58自动地从系统存储器34的VRAM区35读取以起始地址s作为起始点的x·y的矩形区域的数据，并将该数据写入段驱动器38a或38b的VRAM40a或40b中。

该显示定时控制部36b用于向各段驱动器38a和38b以及公用驱动器39输出一个驱动LCD32所需的显示定时信号。响应于该定时信号，该公用驱动器39输出一个公用信号，而各段驱动器38a和38b输出一个根据存储在VRAM40a及40b中的显示位图数据的段信号。

读/写控制部36c起数据碰撞避免控制部的作用，用于避免用于段驱动器38a和38b的VRAM40a及40b的数据写定时与用于在LCD32上显示的数据读定时重叠，并且根据由显示定时控制部36b为LCD32的定时控制动作和由CPU31输出的写控制信号输出一个碰撞避免控制信号。

以下将描述该实施例的工作。

在CPU31向系统存储器34的VRAM35写
欲被在LCD32上显示的显示数据时，一写信号被输出到读/写信号线41，而地址和显示数据则分别被输出至地址和数据总33a和33b。接着，该显示数据根据该地址数据被写入该系统存储器34。

在LCDC36，该地址数据被存入锁存器-A51，而该显示数据被存入锁存器-D53。同时，在解码器54，判断该地址数据是否是指向系统存储器34的VRAM区35。

当断定该地址数据是指向系统存储器34的VRAM35时，该显示数据和该地址数据被时分地输出至LCDBUS37。更具体地，该选择器55有选择地将存储在锁存器-A51中的该地址数据的低字节“AX”、高字节“AY”以及存储在锁存器-D53中的显示数据“DD”顺序输出至LCDBUS37。该显示段驱动器38a、38b接收这些数据并将该显示数据写入一指定的VRAM40a或40b。

该写入在段驱动器38a和38b的VRAM40a和40b中的显示数据根据输出自LCDC36的显示定时控制部36b的显示定时信号被读出并被送至LCD32中的段电极。该显示数据即与由公用驱动器39输出的公用信号同步，由此LCD32被驱动。

下面将描述在LCD32的显示屏幕上打开一个窗口以在背景显示数据的一个部分中显示其它显示数据的情形。

让我们假设该情形例如如图4B所示，其中，该窗口数据被从地址由相对于段驱动器的VRAM存储区的起始地址（图4B的屏幕的左上角）在X方向为“bX”及在Y方向为“bY”定位的点写起，该VRAM存储区对应于LCD32。

窗口显示数据被CPU31写在系统存储器34的VRAM35的整个区内存储当前被显示的显示数据的区域之外的一存储区内。图4A以形象化的方式显示了存储在VRAM35中的数据，且由虚线限定的区域代表用于显示数据的存储区。假定窗口显示数据被写在图4A的阴影区，并且其写开始地址设定在“aX”及“aY”。则CPU31如此决定“DXA”的值以使满足下式：

aX+DXA＝bX

aY+DYA＝bY

并且将该决定的值分别设置给DXA寄存器56和DYA寄存器57。接着，该地址计算电路52通过将该“DXA”加上存储在锁存器-A51的地址数据的低字节计算出“AX”数据，及通过将该“DYA”加上该高字节计算出“AY”数据，并且将该得到的“AX”和“AY”数据经由选择器55输出至段驱动器38a、38b。该段驱动器38a或38b根据接收到的地址数据将该显示数据存入VRAM40a或40b。

所以，当窗口数据通过在系统存储器34的
VRAM35中指定某一区域被写入时，该地址数据和显示数据经由LCDC36被传送至段驱动器38a和38b，且一窗口被自动地显示在LCD32的指定位置。

在此一工作过程中，如图4A所示，该用于背景图象的显示数据及用于窗口的显示数据被存入系统VRAM35的不同区域，因此，即使一窗口被加在当前图象的一部分之上，也不需要存储对应于该窗口位置的区域的背景图象数据。

另外，通过利用DMA58的功能，该写在系统存储器34的VRAM35的窗口显示数据和隐藏在该窗口后的部分背景图象数据可被写在段驱动器38a或38b的VRAM40a或40b中，由此简化窗口的显示及背景图象的恢复操作。在该显示数据直接被CPU31读取的情形中，该数据直接被从系统存储器34中读出且LCDC36不工作。

使用具有上述结构的本发明，软件开发者对于显示数据写过程只需考虑向系统存储器中的VRAM的直接存取，因此可减轻软件设计负担。

本发明并不限于上述的实施例，不脱离本发明的范围可做出各种变形的形式。