本发明是关于一种为选通时钟位串行系统提供积分功能的电路。 大家都知道，在数字电路技术中，要进行积分可采用延迟元件和加法电路。待积分的信号被加到加法电路的一个输入端（加数）上，加法电路的输出端耦合到延迟元件的输入端上，延迟元件的输出端则耦合到加法电路的第二输入端（被加数）上。积分信号可以取自加法电路的输出端，也可以取自延迟元件的输出端。这可参看，举例说，一九五七年六月的《无线电工程师协会电路理论学报》第41至53页H.Urkowitz题为《延迟线周期性滤波器的分析与合成》的文章。
有时候往往要求对积分电路所提供的值进行定标和截断。进行截断是为了减少所处理的样本位的数目，为了减小处理线路规模或将处理时间缩到最短。历时都知道，若截断是在积分回路中进行，即在延迟元件与加法器之间进行，则可能产生不希望有的后果。这些后果表现为所处理的信号不准确，某些信号产生不希望有的过度增加，以及可能产生振荡或周期有限。本发明的一个目地是提供一种能定标和截断、能以全位精度进行积分且需用的硬件数最少的位串行积分电路。
本发明旨在提供一种包括一个与R线移位寄存器串行耦合的信号混合装置的位串行积分电路。R线移位寄存器的输出端通过一N级移位寄存器耦合到混合装置的第一接头，待积分的信号则耦合到混合装置的第二输入接头上。每个采样周期提供至少R+N个脉冲的选通时钟源耦合到各移位寄存器上，以便往其中传送样本位。在R级移位寄存器的输出接头上可获得经截断、定标和积分了的R位样本。
图1 是本发明实施例的位串行积分电路的方框图。
图2 是对说明本发明有用的波形图。
图3 是包括有图1的积分线路用以消除位串行信号的直流分量的线路方框图。
本发明将就位串行选通时钟系统的情况加以说明。待处理的样本为R位二进制补码位串行样本。参看图2，各样本以称为SC的样本时钟所规定的速率同步出现。各样本位与称为CLOCK R的时钟信号的时钟脉冲串同步出现，在时间上最低有效位（LSB）先出现，最高有效位（MSB）或符号位最后出现。CLOCK R的时钟脉冲串的周期比采样周期短。计时信号CLOCK R的脉冲是从一个称为CLOCK、波形连续的系统时钟产生的。
参看图1。积分电路包括具有第一输入端10的加法器12，待积分的样本即加到该第一输入端10上。加法器12的输出端耦合到信号扩充移位寄存器（S×SR）14上，S×SR14则包括一R级串行移位寄存器16和一透明锁存器（TL）18。透明锁存器18由双电平控制信号XND控制，并在信XND处于第一状态时使各样本位原封不动地通过，将与信号XND从第一状态到第二状态的转变同时出现的二进制位锁存起来，并在信号XND处于第二状态期间保存和输出该二进制位。透明锁存器的输出是积分信号经定标过的一个输出。串行寄存器16的输出端耦合到N级串行移位寄存器22上，寄存器22的输出端则耦合到加法器12的第二输入端上。移位寄存器22和16由时钟信号CLOCK（R+N）用单位采样周期的（R+N）个时钟脉冲串进行计时，时钟信号CLOCK（R+N）与CLOCK（R）的关系如图2所示。
控制信号XND（示于图2）在第R个时钟脉冲期间从第一状态转变到第二状态，从而寄存器16所输出的第R个样本位被锁存，因此在现行采样周期的其余时间内重复该第R个样本位。
时钟信号由，举例说，产生着系统时钟、CLOCK的振荡器23和时钟发生器24产生。时钟发生器24根据系统时钟产生CLOCK（R）、CLOCK（R+N）和XND等信号，必要时产生信号SC。这些信号是在时钟发生器24中用一般的方法产生的，其细节不属于本发明的一部分，熟悉信号处理技术领域的人士是可以理解图2所示的定时关系的，因而对上述时钟发生器24的线路是不难进行设计的。
假定有一系列R位二进制补码位串行样本加到输入接头10上，各样本的第R个位或符号位在出现R-1值二进制位之后的各采样周期期间重复着。符号位的重复可以通过，举例说，将各样本经由受控制信号XND控制的透明锁存器加到接头10上提供。此外假设寄存器16和22的内容都取零值，且加法器12对所加的信号不延迟处理。在加第一个样本的采样周期期间，由于寄存器16和22的内容取零值，因而第一个样本通过加法器12中不变，且在时钟信号CLOCK（R+N）的头R个脉冲之后，驻留在移位寄存器16中。在此期间，输出“OUT”为零值，即寄存器16中原先取零值的内容通过透明锁存器18。锁存器18锁存着第R个输出位并在采样周期期间重复它，从而进一步使寄存器16所提供的二进制位值在采样期间不致被放到端子OUT上。
寄存器16在另一N时钟周期计时，将样本的N个LSB提供到N级移位寄存器22中。在下一个取样周期开始时，第一个样本就出现在加法器12的第二输入端上，而且有正当的理由可以加到下一个所加的样本上。就是说，驻留在寄存器22中的第一样本，其LSB和其后的各二进制位会与后面的（第二个）加到接头10上的样本的LSB与相应的二进制位同时出现。
由于寄存器16是个R级寄存器且它是用R+N个脉冲计时的，因而在第一取样周期（及以后的各采样周期）终了时，只有和数样本的R个MSB驻留在寄存器16中。（注：尽管输入样本是R个二进制位宽，但和数样本可以扩大到R+N个二进制位宽。）在以后的各采样周期期间，和数的R个MSB是作为输出信号OUT经由透明锁存器18提供的。和数样本的R个MSB是与时钟脉冲串的头R个脉冲同时输出的。输出样本表示加法器12所提供、截断并移位到N个更低的有效位位置的和数样本。将和数样本移位到N个更低有效位位置相当于将和数样本定标到2-N倍。
但经由寄存器22反馈到加法器12的样本既不经过截断也不经过定标。因此积分是以完全精确的方式进行的。
设输入样本的值为A，和数样本为B，经由寄存器22反馈的样本为C，则可按下法求出电路的传递函数。样本C等于延迟一个采样周期的样本B，同时采用一般Z变换表示法
C＝BZ-1（1）
则和数样本B等于B＝A+C （2）
或B＝A+BZ-1（3）
将各项汇集一起并重整方程（3），则
B/A＝A/（1-Z-1） （4）
方程（4）是以Z变换表示法表示积分函数。
设输出样本OUT为D
D＝2-NBZ-1（5）
并将（4）代入（5）中，则得出D/A函数为
D/A＝2-NZ-1/（1-Z-1） （6）
这表明输出等于延迟一个采样周期并用2-N定标的输入信号的积分。
在图1的布局方式下，由于总共有R+N个移位寄存器级的串联组合，因而加法器12所提供的和数可以扩大到R+N的位宽。此外若想在和数样本以2-X定标的情况下反馈至加法器12上，则可以将寄存器22的级数减少X，并在寄存器22与加法器12之间插入透明锁存器，该锁存器是规定用以锁存和重复出现在第（R+N-X）个时钟脉冲的样本位的。
在图1的布局方式中是假设加法器12不采用处理延迟。但若加法器12采用Y位周期的处理延迟，则应将样本B乘以2Y，于是传递函数B/A就变了。
这个因素部分可通过将寄存器22的级数减少Y级来补偿。这时，传递函数B/A和D/A为：
B/A＝2Y/（1-Z-1） （7）
和D/A＝2-（N-Y）/（1-Z-1） （8）
不然若加法器采用Y位周期的处理延迟，则可以通过使各时钟脉冲串的脉冲数增加Y而无需对电路元件16和22作其它任何更动来使方程（4）和（6）的传递函数保持完整。这时加到寄存器16和22的时钟信号在各串中会含有R+N+Y个脉冲。
其次参看图3。图3中以图1各元件同样编号表示的各元件假定是与图1的该元件完全相同的。图3中的线路可用以从位串行声频信号之类的位串行信号中除去直流分量。假设，举例说，加到端子32上的信号是来自模-数转换器的无符号标准二进制信号，且所有的值都是正的。转换过程通常是把直流参考电源加到数字化信号上。来自，举例说，广播源的声频信号一般是个交流信号。若不把直流分量除去，则通常要求处理线路能够处理动态范围比交流声频信号所要求的更大的信号。因此为要使整个信号处理硬件的数目尽量少，总希望能除去直流分量。
图3的电路包括一个位串行二进制补码减法电路30和一个参照图1介绍过的积分电路。输入信号（AIN）耦合到减法器30的被减数输入端上，积分电路端子OUT则耦合到减法器的减数输入端上。应该指出，实际上若信号ACOUT是耦合到与加法器12互换的减法器的减数输入端上，则减法器30和加法器12实际上可以互换。
信号ACOUT等于信号AIN减去来自积分电路的输出OUT得出的差值。从方程（6）可知，来自积分电路的信号OUT为：
OUT=ACOUT2-N1-1/(1-Z-1)---(9)]]>
因此，
ACOUT=AIN-ACOUT2-N1-1/(1-Z-1)----(10)]]>
汇集各项并重整传递函数，则图3的ACOUT/AIN可以（11）式表示：
ACOUT/AIN＝（Z-1）/（Z-1+2-N） （11）
对小于有关信号的采样周期来说，此传递函数在零赫兹下含零，在大约2-Nfs/2π下赫兹含一个极点，其中fs为采样频率。声频带宽为20赫至20千赫。假设要满足采样周期小于最大声频周期这个标准的采样频率为300千赫，则为了不致丢失任何声频信号范围，该极点的频率应小于20赫或
2-Nfs/2π＜20 （12）
N比11小时，可满足该条件。N等于12时3分贝点是在11.6赫处，N等于13时，3分贝点则减少到5.8赫。这样交流声频信号实质上会通过，振幅上没有任何损失，同时会完全消除直流分量。
现在假设减法器30和加法器12各个都对信号样本采用一位周期的延迟，则相对于某一选通时钟系统中所建立的样本数据来说，一位周期延迟相当于乘上一个系数2。于是减法器30的输出变为
ACOUT＝2（AIN-OUT） （13）
根据方程（8），信号OUT变为：
OUT=ACOUT2-(N-1)1-1/(1-Z-1)---(14)]]>
将（14）代入（13）中，集项和移项，则传递函数可用（15）式表示：
ACOUT/AIN=2(Z-1)/(Z-1+2-(N-2))]]>（15）
这里在零赫处又有一个零，但这时极点是在2-（N-2）fs/2π赫处，且振幅增加1倍。要在与上例相同的频率下建立极点，N应增加2。
在下面的权利要求书中，详述了“时钟脉冲串”一词。“时钟脉冲串”可以占据整个采样周期，也可以只占据小于整个采样周期的部分，这视乎所选用的特定电路元件，即寄存器级数和采样周期而定。若时钟脉冲串占据整个采样周期，则时钟信号会作为连续的脉冲串出现，即时钟脉冲串会一个接一个地彼此紧跟毗邻，看不出有明显的分离。权利要求书中所使用的“时钟脉冲串”一词也包括这种可能发生的情况。