带有多个触发器的半导体集成电路 本发明涉及到一种半导体集成电路，它能够从半导体集成电路中多个触发器的锁存状态确定半导体集成电路是否正常地工作。
作为这一领域中的一种技术，迄今已知有例如下列参考中所述的一种：日本专利申请公开No.61-217839。
进行扫描测试以确定半导体集成电路是否正常地工作。在一种常规的扫描测试方法中，半导体集成电路中提供的所有触发器都被彼此串联连接以形成单一的一个扫描路径。储存在组成扫描路径的触发器中的数据被移位以便输出到外部。借助于对照预先准备好的数据的期望值而检查输出数据，从而确定半导体集成电路是否正常地工作。此法的一个问题是在作确定时要求至少有触发器数目的时钟信号，以致执行扫描测试所需的时间延长了。为了解决这一问题，在上述参考中组成了多个扫描路径，其中大致相同数目的触发器被彼此串联连接。来自多个扫描路径最后一个的所有输出都被“异或”。“异或”的结果对照着预定的期望值被检查以便作出有关半导体集成电路的工作的决定。
在这种半导体集成电路中，用来将储存在各个触发器中的数据移向外部地时钟信号的数目可以减小。但由于多个扫描路径最后一个的所有输出都被“异或”，故对应于“异或”的期望值变得复杂。
由于前述情况，因此，本发明的一个目的是缩短在带有多个触发器的半导体集成电路上进行扫描测试所需的时间。
本发明的另一目的是使半导体集成电路的失效易于确认。
这样，本发明提供了一种半导体集成电路，它带有多个用来分别储存由相应逻辑电路传输的数据的触发器，包含多个用来输入数据的数据端。多个触发器包含一个响应第一控制信号的第一触发器组和一个响应第二控制信号的第二触发器组。组成第一触发器组的各个触发器包括一个输出端、一个用来从相应的逻辑电路接收信号的第一输入端、一个电连接于组成第一触发器组的各个其它触发器的输出端的第二输入端即一个相应的数据端、一个用来响应第一控制信号而选择性地输出在第一和第二输入端处接收到的信号的选择电路、以及一个响应第一时钟信号而锁存选择电路的输出且将其从输出端输出的第一锁存电路。第一触发器组的各个触发器构成多个第一扫描路径电路，其中每个响应第一控制信号并带有串联连接的预定数目的触发器且响应第一时钟信号而连续地将从一个数据端输入的数据传输到下一级触发器。而且，组成第二触发器组的各个触发器包括一个用来从相应的逻辑电路接收信号的第三输入端、一个电连接到组成第二触发器组的各个其它触发器的输出端的第四输入端即一个相应的数据端、一个用来响应第二控制信号而选择第三和第四输入端中的某一个且将被选定输入端处的信号从其中输出的选择电路、以及一个用来响应第二时钟信号而锁存选择电路的输出且将其从输出端输出的第二锁存电路。第二触发器组的各触发器组成多个第二扫描路径电路，其中每个响应第二控制信号且带有预定数目的串联连接的触发器并响应第二时钟信号而连续地将从一个数据端输入的数据传输到下一级触发器。而且，半导体集成电路有多个各用来检测第一扫描路径电路的输出与各对应于第一扫描路径电路的第二扫描路径电路的输出的重合性的重合性检测电路、以及一个用来对应于从多个重合性检测电路输出的结果输出重合性检测信息的逻辑电路。于是，本发明就可达到上述目的。
而且，本发明提供了一种半导体集成电路，它带有多个各用来储存从相应的逻辑电路传输的数据的触发器，它包含多个用来输入数据的数据端。多个触发器包含一个响应第一控制信号的第一触发器组和一个响应第二控制信号的第二触发器组。构成第一触发器组的各个触发器包括一个输出端、一个用来接收来自相应的逻辑电路的信号的第一输入端、一个电连接于构成第一触发器组的各其它触发器的输出端的第二输出端即一个相应的数据端、一个用来响应第一控制信号而选择性地输出在第一或第二输入端处接收到的信号的选择电路、以及一个用来响应第一时钟信号而锁存选择电路的输出且将其从输出端输出的第一锁存电路。而且，第一触发器组的各触发器构成多个第一扫描路径电路，其中各个电路响应第一控制信号且带有预定数目的串联连接的触发器并响应第一时钟信号而连续地将从一个数据端输入的数据传输到下一级触发器。而且，组成第二触发器组的各个触发器包括一个用来接收来自相应的逻辑电路的信号的第三输入端、一个电连接于构成第二触发器组的各其它触发器的输出端的第四输入端即一个相应的数据端、一个用来响应第二控制信号而选择第三或第四输入端且将在选定的输入端处的信号从中输出的选择电路、以及一个用来响应第二时钟信号而锁存选择电路的输出并将其从输出端输出的第二锁存电路。第二触发器组的各个触发器构成多个第二扫描路径电路，其中各个电路响应第二控制信号且带有预定数目的串联连接触发器并响应第二时钟信号而连续地将从一个数据端输入的数据传输到下一级触发器。而且，半导体集成电路有多个各用来探测构成第一扫描路径电路的触发器的各个输出与构成第二扫描路径电路的触发器的各个输出的重合性的重合性探测电路(上述各个输出分别对应于构成第一扫描路径电路的触发器的各个输出)、多个用来对应于从多个重合性探测电路输出的结果输出第一重合性探测信息的第一逻辑电路、以及一个用来对应于从多个第一逻辑电路输出的结果输出第二重合性探测信息的第二逻辑电路。即使用上述结构，本发明也可达到上述目的。
上面已扼要地示出了本申请的各个发明中的典型的一个。但从下面的描述中将了解本申请的各个发明及这些发明的具体结构。
虽然本说明书以具体指出且明确要求有关本发明的权利的主要内容的权利要求而终结，但相信结合附图从下列描述可更好地了解本发明、本发明的目的和特点以及本发明的其它目的、特点和优点，在这些附图中：
图1是一个电路图，示出了应用于扫描测试方法中的根据本发明第一实施例的半导体集成电路的触发器的测试模式连接；
图2电路图示出图1所示的扫描路径10M(M＝1，2，…m)的外围电路；
图3电路图示出了图2所示的10-1至10-4各触发器的内部结构；
图4示出了图2所示的时钟选择电路17a的另一种结构例子(No.1)；
图5说明了图2所示的时钟选择电路17a的又一种结构例子(No.2)；
图6电路图示出了图1所示扫描路径11M的外围电路；
图7电路图示出了图6所示的11-1至11-4各触发器的内部结构；
图8说明了图1所示的信号Sc10和Sc11；
图9是用来描述图1所示的扫描测试方法的时间图；
图10电路图示出了应用于扫描测试方法中的根据本发明第二实施例的半导体集成电路的触发器的测试模式连接；以及
图11是用来描述图10所示的扫描测试方法的时间图。
以下参照附图来详细描述本发明的最佳实施例。
实施例1
图1电路图示出了应用于扫描测试方法中的根据本发明实施例1的半导体集成电路的触发器的测试模式连接。
半导体集成电路有多个触发器(以下称为“FFs”)1。为了执行正常模式工作中集成电路的固有工作，这些FFs 1被连接起来以便对应一种正常模式。在用来测试半导体集成电路的测试模式中，图1示出了对应于测试模式的电学连接。FFs 1可设置成对应于测试模式的连接。
当FFs之间的电连接处于测试模式时，FFs 1被彼此串联连接成四级以例如形成m(任意正整数)个第一扫描路径101-10m，且FFs 1被彼此串联成四级以形成m个第二扫描路径111-11m。各扫描路径101-10m以及各扫描路径111-11m组成m对扫描路径对。虽然稍后将描述半导体集成电路，但它只选择成对提供的各扫描路径101-10m以及各扫描路径111-11m的任何一个，且使被选定的那个作为移位寄存器来执行移位操作，从而使它可储存另一扫描路径中FFs的预期值。各扫描路径101-10m以及各扫描路径111-11m也可以被激活成移位寄存器。
对应于扫描路径对而提供的相当于一个比较装置的“异或”电路121，在成对的扫描路径101和111的输出级处被电连接于FFs 1。同样，对应于扫描路径对而提供的相当于比较装置的“异或”电路122-12m，分别在成对的扫描路径102～10m以及扫描路径112-11m的输出级处被电连接于FFs 1。相当于一个逻辑装置的“或”电路13被电连接于这些“异或”电路121-12m的输出侧。“或”电路13的输出侧被电连接于一个输出端14。
对应于各扫描路径101-10m的第一即初始级的FFs分别被电连接于多个输入端151-15m。而且，对应于各扫描路径111-11m的第一级的FFs分别被电连接于多个端161-16m。时钟信号传输线L10被电连接于组成各扫描路径101-10m的四个级的FFs 1的时钟端CLK。时钟信号传输线L10被电连接于时钟选择电路17a。通过端18传输的控制信号Sc10共同被馈至组成各扫描路径101-10m的四个级的FFs 1的控制端CON。
另一方面，时钟信号传输线L11共同被电连接于组成各扫描路径111-11m的四个级的FFs 1的时钟端CLK。时钟信号传输线L11被电连接于时钟选择电路17b。通过端19传输的控制信号Sc11共同被馈至组成各扫描路径111-11m的四个级的FFs 1的控制端CON。
对应于测试模式的连接是用来探测正常模式中在某些时间点激活的各FFs 1的锁存状态的那种设置。亦即，向对应于测试模式的连接的转换是借助于控制信号Sc10和Sc11来完成的。为了实现这一转换，应用于半导体集成电路中的组成各扫描路径的触发器的外围电路采用例如下面的结构。
图2电路图示出了图1所示的扫描路径10M(M＝1，2，…，m)的外围电路。
由FFs组成的扫描路径10M中四个级被认为是10-1～10-4。以正常模式激活的逻辑电路20-1被提供在端15M和FF 10-1之间。同样，逻辑电路20-2～20-4分别被提供在各相邻的FFs 10-1～10-4之间。
FF 10-1被电连接于端15M和逻辑电路20-1，以便将端15M上的数据以及从逻辑电路20-1输出的数据输出到FF 10-1。同样，各FFs 10-2～10-4分别被电连接于前级的FF 10-1～10-3以及分别于其间提供逻辑电路20-2～20-4，以便将从FFs 10-1～10-3输出的数据以及从逻辑电路20-2～20-4输出的数据分别输入到FFs 10-2～10-4。亦即，FFs 10-1～10-4被分别馈以二个数据。FF 10-4的输出侧被电连接于“异或”电路12M。从时钟选择电路17a通过时钟信号传输线L10馈送的时钟信号CK被输入到各FFs10-1～10-4的时钟端CLK。
图3电路图示出了图2所示各FFs 10-1～10-4的内部结构。
各FFs 10-1～10-4由提供在输入侧上的一个多路转换器(MUX)1a和一个锁存器16组成。多路转换器1a用来根据控制信号Sc10而选择上述的二个输入数据。锁存器1b与馈自时钟选择电路17a的时钟信号CK同步地锁存由多路转换器1a在其中所选择的数据。例如，当控制信号Sc10为“0”且指明正常模式时，各FFs 10-1～10-4中的多路转换器1a选择分别从逻辑电路20-1～20-4输出的数据。于是，FFs 10-1～10-4就取对应于正常模式的电连接并用来将从各逻辑电路20-1～20-4输出的数据储存于其中。
当控制信号Sc10导致“1”从而指明测试模式时，FFs 10-1中的多路转换器1a选择端15M上的数据。同样，各FFs 10-2～10-4中的多路转换器1a选择分别储存在前级FFs 10-1～10-3中的数据。于是，由FFs 10-1～10-4组成的扫描路径10M就导致对应于测试模式的连接，因而能够起移位寄存器的作用。
另一方面，待要馈至FFs 10-1～10-4的时钟端CLK的时钟信号CK馈自于时钟选择电路17a。时钟选择电路17a被馈以控制信号Sc10和Sc11以及二类时钟信号clk和schclk。时钟选择电路17a具有根据控制信号Sc10和Sc11的电平组合而选择时钟信号clk或schclk并将其作为时钟信号CK而输出的功能。时钟信号clk是一个时间信号，用作控制FFs 10-1～10-4何时在其中储存稍后将要描述的预期值或从中以正常工作模式或测试模式输出所储存的数据。时钟信号schclk被固定于例如高电位电平。时钟信号schclk是为了当与扫描路径10M配对的扫描路径11M在其中储存期望值时，用来保持储存于扫描路径10M中FFs 10-1～10-4内的数据而准备的。时钟信号schclk用来防止FFs 10-1～10-4的移位操作。
当各控制信号Sc10和Sc11都为“0”、控制信号Sc10为“1”而控制信号Sc11为“0”、以及各控制信号Sc10和Sc11都为“1”时，时钟选择电路17a选择信号clk作为时钟信号CK且从中将它输出。而且，当控制信号Sc10为“0”而控制信号Sc11为“1”时，时钟选择电路17选择信号schclk作为时钟信号CK并从中将它输出。
于是，当选定正常操作模式且控制信号Sc10和Sc11都成为“0”时，FFs 10-1～10-4与时钟信号CK(时钟信号clk)同步地分别在其中储存分别由逻辑电路20-1～20-4输出的数据。由于当控制信号Sc10被设定为“0”而控制信号Sc11被设定为“1”时，根据执行测试的信号schclk，FFs 10-1～10-4在其工作过程中承受着控制，故储存在FFs 10-1～10-4中的数据保持原样。相反，当控制信号Sc10为“1”而控制信号Sc11为“0”时，由FFs 10-1～10-4组成一个移位寄存器，而且馈自端15M的期望值根据给定为时钟信号CK的时钟信号clk而被移位，以致被储存于FFs 10-1～10-4中。之后，当控制信号Sc10和Sc11都被设定为“1”时，由FFs 10-1～10-4构成的移位寄存器可根据时钟信号CK即clk而输出储存在FFs 10-1～10-4中的期望值。亦即，借助于二个控制信号Sc10和Sc11在其间进行转换，可容易地设定正常模式工作和测试模式工作。
图4和5分别示出了图2所示的时钟选择17a的其它结构例子(No.1和2)。
时钟选择电路17a也可以由图4所示的多路转换器30组成。多路转换器30具有当控制信号Sc10为“0”时选择时钟信号clk作为时钟信号CK、当控制信号Sc10为“1”时选择信号schclk作为时钟信号CK、以及将时钟信号CK从时钟信号传输线L10输出的功能。当时钟选择电路17a由多路转换器30组成时，从外部输入的信号clk和schclk的输入状态被设定如下：在正常工作模式中，以相似于正常时钟信号的方式将时钟信号clk先设定为在预定的周期中重复地上升与下降。由于信号schclk未被多路转换器30选定，故它可设置成任一状态。当在测试模式中控制信号Sc10为“0”而控制信号Sc11为“1”时，时钟信号clk的电位被固定于一个高或低电平电位。于是，各FFs 10-1～10-4就不工作。亦即，FFs 10-1～10-4不储存新的数据。即使在这种情况下，信号schclk也可以保持于任一状态。另一方面，当控制信号Sc10为“1”时，即使控制信号Sc11为“0”或“1”时，信号schclk被设定成在预定周期中重复地上升和下降。由于时钟信号clk未被多路转换器30选定，故它可保持于任一状态。
如图4所示，使用多路转换器30代替图2所示的时钟选择电路17a可以免除对于根据控制信号Sc10和Sc11的组合而在信号clk与schclk之间作出选择的功能的需求，且使得有可能简化电路结构并提高电路运行速度。亦即，可望减小整个器件的尺寸并提高处理操作的速度。
时钟选择电路17a可由图5所示的时钟控制电路31构成。时钟控制电路31根据控制信号Sc10和控制信号Sc11的组合而控制时钟信号clk的电平，且将时钟信号clk输出作为时钟信号CK。当时钟选择电路17a由时钟控制电路31构成时，时钟信号clk可以是在预定周期中重复地上升与下降的一个正常信号。控制信号Sc10与控制信号Sc11的组合相似于采用图2所示的时钟选择电路17a时的情况。当各控制信号Sc10和Sc11都为“0”、控制信号Sc10为“1”而控制信号Sc11为“0”、以及控制信号Sc10和Sc11都为“1”时，时钟信号clk照原样被输出作为时钟信号CK。另一方面，当控制信号Sc10为“0”而控制信号Sc11为“1”时，时钟信号clk被固定于一个高或低电平电位，且被从时钟控制电路31输出作为时钟信号CK。亦即，可实现与图2所示相同的操作。于是，当时钟选择电路由图5所示的时钟控制电路31构成，作为时钟选择电路17a的一种变通时，信号schclk变成不必要了。
下面描述扫描路径11M的外围电路。
图6电路图示出了图1所示的扫描路径11M的外围电路。
由FFs组成的扫描路径10M中四个级被认为是11-1～11-4。以正常模式激活的逻辑电路21-1以相似于图2的方式被提供在端16M和FF 11-1之间。而且，逻辑电路21-2～21-4分别被提供在各相邻的FFs 11-1～11-4之间。
FF11-1被馈以端16M上的数据以及从逻辑电路21-1输出的数据。同样，各FFs 11-2～11-4分别被馈以从前级FFs 11-1～11-3输出的数据以及从提供在FFs 11-1～11-4之间的逻辑电路21-2～21-4输出的数据。亦即，FFs 11-1～11-4分别被馈以二个数据。FF11-4的输出被电连接于“异或”电路12M。如从图2可见，从时钟选择电路17b通过时钟信号传输线L11馈送的时钟信号CK被输入到各FFs 11-1～11-4的时钟端CLK。
图7电路图示出了图6所示的各FFs 11-1～11-4的内部结构。
各FFs 11-1～11-4由一个提供在输入侧的多路转换器(MUX)1c和一个锁存器1d组成。多路转换器1c根据控制信号Sc11而选择二个输入数据。锁存器1d与馈自时钟选择电路17b的时钟信号CK同步地锁存由多路转换器在其中所选定的数据。当控制信号Sc11为“0”，从而指明正常模式时，各FFs 11-1～11-4中的多路转换器1c分别选择从逻辑电路21-1～21-4输出的数据。于是，FFs 11-1～11-4取相应于正常模式的电连接且用来在其中储存从各逻辑电路21-1～21-4输出的数据。
当控制信号Sc11导致“1”，从而指明测试模式时，FF11-1中的多路转换器1c选择端16M上的数据。同样，各FF11-2～11-4中的多路转换器1c分别选择储存于前级FFs 11-1～11-3中的数据。于是，由FFs 11-1～11-4组成的扫描路径11M就导致对应于测试模式的电连接，因而可用作移位寄存器。
另一方面，待要馈至FFs 11-1～11-4的时钟信号端的时钟信号CK被馈自时钟选择电路17b。时钟选择电路17b被馈以控制信号Sc10和Sc11以及二类信号clk和schclk。时钟选择电路17b具有根据控制信号Sc10和Sc11的电平的组合而选择时钟信号clk或信号schclk且将其输出作为时钟信号CK的功能。
当各控制信号Sc10和Sc11都为“0”、控制信号Sc10为“0”而控制信号Sc11为“1”、以及各控制信号Sc10和Sc11都为“1”时，时钟选择电路17b选择信号clk作为时钟信号CK且将其从中输出。而且，当控制信号Sc10为“1”而控制信号Sc11为“0”时，时钟选择电路17b选择信号schclk作为时钟信号CK且将其从中输出。
于是，当选定正常操作模式且控制信号Sc10和Sc11都成为“0”时，FFs 11-1～11-4与对应于时钟信号clk的时钟信号CK同步地在其中储存分别从逻辑电路21-1～21-4输出的数据。由于在控制信号Sc10被设定为“1”而控制信号Sc11被设定为“0”时，根据执行测试的信号schclk，FFs 11-1～11-4在其工作过程中承受到控制，故储存在FFs 11-1～11-4中的数据保持原样。相反，当控制信号Sc10为“0”而控制信号Sc11为“1”时，由FFs 11-1～11-4组成一个移位寄存器，而且馈自端16M的期望值根据给定为时钟信号CK的时钟信号clk而被移位，以致储存于FFs 11-1～11-4中。之后，当控制信号Sc10和Sc11都被设定为“1”时，由FFs 11-1～11-4构成的移位寄存器可根据时钟信号CK即时钟信号clk而输出储存在FFs-1～11-4中的期望值。亦即，借助于相似于图2的方式用二个控制信号Sc10和Sc11在其间进行转换，可容易地设定正常模式工作和测试工作。
以相似于时钟选择电路17a的方式，时钟选择电路17b也可以由采用控制信号Sc11作为选择信号的多路转换器或用控制信号Sc10和Sc11的电平来执行电平控制的时钟控制电路组成。当时钟选择电路17b由多路转换器构成时，从外部输入的信号clk和schclk的输入状态被设定如下：
在正常工作模式中，时钟信号clk首先被设定成在预定的周期中以相似于正常时钟信号的方式重复地上升与下降。由于信号schclk未被多路转换器30选定，故它可以设定于任一状态。当在测试模式中控制信号Sc10为“1”而控制信号Sc11为“0”时，时钟信号clk被固定于一个高或低电平电位。于是，各FFs 11-1～11-4不工作。亦即，FFs 11-1～11-4不储存新数据。即使在这种情况下，信号schclk也可保持于任一状态。另一方面，当控制信号Sc11为“1”时，即使控制信号Sc10为“0”或“1”，信号schclk也被设定成在预定周期中重复地上升和下降。由于时钟信号clk未被多路转换器选定，故它可保持在任一状态。
当时钟选择电路17b由图5所示的时钟控制电路取代时钟选择电路17b而构成时，时钟控制电路根据控制信号Sc10和控制信号Sc11的组合来控制时钟信号clk的电平，且输出时钟信号clk作为时钟信号CK。此时，时钟信号clk可以是在预定周期中重复地上升和下降的正常的信号。控制信号Sc10与控制信号Sc11的组合相似于采用时钟选择电路17b时的情况。当各控制信号Sc10和Sc11都为“0”、控制信号Sc10为“0”而控制信号Sc11为“1”、以及各控制信号Sc10和Sc11都为“1”时，时钟信号clk被原样输出作为时钟信号CK。另一方面，当控制信号Sc11为“0”而控制信号Sc10为“1”时，时钟信号clk被固定于一个高或低电平的电位，并被从时钟控制电路输出作为时钟信号CK。
图8示出了图1所示的信号Sc10和Sc11。图9是一个用来执行图1所示的扫描测试方法的时间图。下面参照图8和9来描述用于第一实施例中的扫描测试方法。
控制信号Sc10和Sc11先分别被设定于“0”，且通过对应于正常模式(图9中的t0期间)的电连接激活半导体集成电路。结果，数据被锁定在各FF1中。
然后，控制信号Sc10被设定于“0”而控制信号Sc11被设定为“1”。这样做时，扫描路径111-11m被激活成准备好用作移位寄存器(进入图8中的“启动”状态)。此时，扫描路径101-10m是不激活的(图8中的关断)并被设定于不起移位寄存器作用的状态。在控制信号Sc10和信号Sc11已分别被设定为“0”和“1”之后，扫描路径111-11m分另扫描对应于来自端161-16m而锁存在各扫描路径101-10m的FFs 1中的数据的期望值。此时，在扫描路径101-10m中的FFs 1(10-1～10-4)分别被馈以作为时钟信号CK的信号schclk，而在扫描路径111-11m中的FFs 1(11-1～11-4)分别被馈以时钟信号clk。此时，期望值被从各端161-16m输入，以使扫描路径111-11m能够与时钟信号clk同步执行移位操作，从而将期望值写入并储存在它们的相应的FFs 11-1～11-4中。这是一个第一写入过程(图9中的t1期间)。若四个串联连接的FFs的期望值例如被表示为“1010”，则期望值在图9所示的四个时钟移位操作下被写入它们的对应的FFs中。馈以信号schclk作为时钟信号CK扫描路径101-10m中的FFs 1(10-1～10-4)原样保持所储存的数据。
当已完成在FFs中写入期望值时，控制信号Sc10被设定为“1”，且扫描路径101-10m也被设定为准备好用作移位寄存器。扫描路径101-10m以及扫描路径111-11m都分另由四个时钟信号作移位操作。结果，锁存在各扫描路径101-10m的四级FFs 1中的数据以及对应于此数据的期望值被并行输出以馈至它们对应的“异或”电路121-12m。若锁存在单个扫描路径101-10m的四级FFs 1中的数据分别与它们的对应期望值重合，则在四个时钟周期中，各“异或”电路12-12m输出“0”作为比较结果，而“或”电路13输出“0”作为决定结果。上述过程被称为“第一决定过程”(图9中t2期间)。
在第一决定过程之后，先以正常模式激活半导体集成电路。再按顺序执行第二写入过程和第二决定过程。
控制信号Sc10和Sc11先被设定为“0”，而半导体集成电路通过对应于正常模式(图9中t3期间)的连接被激活。结果，数据分别被锁存于FFs 1中。然后，控制信号Sc10被设定为“1”而控制信号Sc11被设定为“0”。在这样做时，扫描路径101-10m被激活成准备好用作移位寄存器。此时，扫描路径111-11m是不激活的，从而设定为处于以移位寄存器形式工作的状态。
在第二写入过程(图9中t4期间)中，控制信号Sc11被设定为“0”而信号Sc10被设定为“1”。此时，扫描路径101-10m中的FFs 1(10-1～10-4)分别被馈以时钟信号clk作为时钟信号CK。扫描路径111-11m中的FFs 1(11-1～11-4)分别被馈以信号schclk。此时，扫描路径101-10m分别扫描对应于来自各端151-15m而锁存在各扫描路径111-11m的FFs 1中的数据的期望值。亦即，扫描路径101-10m与用作时钟信号CK的时钟信号clk同步地被移位操作以使期望值写入FFs 1。若四个串联连接的FFs的期望值被表示为例如“0101”，则期望值在图9所示的的四个时钟移位操作下被写入它们相应的FFs中。在馈以信号schclk作为时钟信号CK的扫描路径111-11m中的FFs 1(11-1～11-4)原样保持所储存的数据。
当已完成在FFs中写入期望值时，控制信号Sc10被设定为“1”且扫描路径101-10m也被设定为准备好用作第二决定过程(图9中t5期间)中的移位寄存器。扫描路径101-10m以及扫描路径111-11m都分别被四个时钟信号移位操作。结果，锁存在各扫描路径111-11m的四级FFs 1中的数据以及对应于此数据的期望值被连续地并行输入以馈至它们相应的“异或”电路121-12m。若锁存在单个扫描路径111-11m的四级FFs 1中的数据与它们相应的期望值分别重合，则在四个时钟信号的周期中，各“异或”电路121-12m输出“0”作为比较结果，而“或”电路13输出“0”作为决定结果。
当半导体集成电路正常工作时，数据如所预料的那样被锁存在各FFs 1中作为期望值。因此，从第一决定过程到第二决定过程，“0”被连续地输出。这样就最终决定了半导体集成电路是否已正常工作。
在上述的实施例1中，一个扫描路径对扫描储存在其另一对中的期望值数据。之后，扫描路径101-10m以及111-11m都被移位操作以使“异或”电路121-12m能对期望值和锁存的数据进行比较，从而由“或”电路13输出决定的结果。于是，对应于决定的结果的期望值只导致“0”，从而可容易地证实半导体集成电路中的失效。而且，可以免除常规参考文献中那样的为了输出而计算期望值所花的时间和精力。
实施例2
图10电路图示出了根据本发明实施例2的半导体集成电路用于扫描测试模式中的触发器的测试模式连接。与图1所示的有共同结构的各元件用相同的参考号表示。
包括在半导体集成电路中的多个触发器(以下称为“FFs”)被连接以便对应于正常模式以执行正常模式工作时的集成电路那样的原始操作。在用来测试半导体集成电路的测试模式中，FFs 1能够被设定为对应于图10所示的测试模式的连接。
FFs 1的外围电路与实施例1所用的相似。在对应于测试模式的连接中，FFs 1被彼此串联连接成四个级以形成m个第一扫描路径101-10m，且FFs 1被彼此串联连接成四个级以形成m个扫描路径111-11m。各扫描路径101-10m以及扫描路径111-11m形成m对扫描路径对。
如从图10可见，用作比较装置的“异或”电路411-41m分别被电连接于各成对的扫描路径101-10m以及扫描路径111-11m中在第一级处FFs 1的输出侧。“异或”电路421-42m分别被电连接于各成对的扫描路径101-10m以及扫描路径111-11m中FFs 1在第二级处的输出侧。“异或”电路431-43m分别被电连接于各成对的扫描路径101-10m以及扫描路径111-11m中FFs 1在第三级处的输出侧。“异或”电路431-43m分别被电连接于各成对的扫描路径101-10m以及扫描路径111-11m中FFs 1在末级处的输出侧。亦即，相当于四个比较装置的“异或”电路分别被提供在各扫描路径中的第一和第二扫描路径之间。
“或”电路451被电连接于各“异或”电路411-441的输出侧。同样，“或”电路45i分别被电连接于各“异或”电路41i-44i(i＝2-m)的输出侧。“或”电路46被电连接于各“或”电路451-45m的输出侧。“或”电路46的输出侧被电连接于输出端47。
与实施例1相似，多个端151-15m分别被电连接于对应于各扫描路径101-10m的第一级的FFs 1的数据端。而且，多个端161-16m分别被电连接于对应于各扫描路径111-11m的第一级的FFs 1的数据端。时钟信号CK从时钟选择电路17a通过时钟信号传输线L10通常被共同馈至组成各扫描路径101-10m的四个级的FFs 1的时钟信号端CLK。馈自端18的控制信号Sc10被共同馈至组成各扫描路径101-10m的四个级的FFs 1的控制端CON。另一方面，时钟信号CK从时钟选择电路17b通过时钟信号传输线L11被共同馈至组成各扫描路径111-11m的四个级的FFs 1的时钟信号端CLK。由端19提供的控制信号Sc11被共同馈至组成各扫描路径111-11m的四个级的FFs 1的控制端CON。顺便提一下，时钟选择电路17a和17b与实施例1中所用的相似。而且，各时钟选择电路17a和17b选择馈自外部的信号clk或Schclk，并将其输出作为时钟信号CK。
图11是用来执行图10所示的扫描测试方法的时间图。下面参照图11来描述用于实施例2的扫描测试方法。
控制信号Sc10和Sc11是分别被设定为“0”，而半导体集成电路通过对应于正常模式(图11中t0期间)的连接被激活以便将数据锁存在各FF1中。然后，控制信号Sc10被设定为“0”而控制信号Sc11被设定为“1”。在这样做时，扫描路径111-11m被激活而扫描路径101-10m被关断。在控制信号Sc10和信号Sc11分别已被设定为“0”和“1”之后，扫描路径111-11m分别扫描对应于来自端161-16m而锁存在各扫描路径101-10m的FFs1中的数据的期望值。此时，扫描路径101-10m中的FFs1分别被馈以信号schclk作为时钟信号CK，而扫描路径111-11m中的FFs 1分别被馈以时钟信号clk。在这种条件下，期望值被从各端161-16m输入以使扫描路径111-11m可以与时钟信号clk同步地执行移位操作，从而将期望值写入并储存在它们相应的FF11-1～11-4中。这是一个第一写入过程(图11中t1相同)。
若四个串联连接的FFs的期望值被表示为例如“1010”，则在图11所示的四个时钟移位操作下，期望值被写入它们相应的FFs中。馈以信号schclk作为时钟信号CK的扫描路径101-10m中的FFs 1原样保持所储存的数据。
第一决定过程(图11中t2期间)在第一写入过程已进行完了的状态下执行。亦即，当第一写入过程已完成时，各级扫描路径101-10m中的FFs 1分别输出被锁存的数据，且各级扫描路径111-11m中的FFs1分别输出期望值。各“异或”电路411-41m、421-42m、431-43m以及441-44m分别对这些被锁定的数据和对应于各被锁定数据的各期望值进行比较。“或”电路451-45m以及“或”电路46 OR分别得出比较结果。于是“或”电路输出表明半导体集成电路是否正常工作的决定结果。当所有从扫描路径101-10m中各级FFs 1输出的被锁存的数据已与期望值符合时，就获得“0”表示的决定结果。
在第一决定过程之后，半导体集成电路先以正常模式被激活(图11中t3期间)。再执行第二写入过程和第二决定过程。亦即，控制信号Sc10和Sc11都被设定为“0”，且半导体集成电路通过对应于正常模式的连接被激活。结果，数据分别被锁存于FFs 1中。然后，控制信号Sc10被设定为“1”，而控制信号Sc11被设定为“0”。在这样做时，扫描路径101-10m被激活而扫描路径111-112被设定为不激活。
在第二写入过程中(图11中t4期间)，控制信号Sc11被设定为“0”而信号Sc10被设定为“1”。之后，扫描路径101-10m分别扫描对应于来自各端151-15m而被锁存在各扫描路径111-11m的FFs 1中的数据的期望值。此时，扫描路径101-10m中的FFs 1被馈以作为时钟信号CK的时钟信号clk，而扫描路径111-11m中的FFs 1被馈以信号schclk。在这种条件下，扫描路径101-10m分别扫描对应于来自各端151-15m而锁存在各扫描路径111-11m的FFs 1中的数据的期望值。亦即，扫描路径101-10m与给定为时钟信号CK的时钟信号clk同步地被移位操作，以便将期望值写入FFs 1。换言之，各扫描路径101-10m与时钟信号CK同步地被移位操作以便将期望值写入FF1。若四个串联连接的FFs的期望值被表示为例如“1111”，则期望值在图11所示的四个时钟移位操作下被写入它们相应的FFs中。
第二决定过程(图11中t5期间)在第二写入过程已被进行完了的状态下被执行。亦即，当第二写入过程已完成时，扫描路径111-11m中在各级的FFs 1分别输出被锁存的数据，且扫描路径101-10m中在各级的FFs 1分别输出期望值。各“异或”电路411-41m、421-42m、431-43m以及441-44m对这些被锁存的数据和对应于各被锁定数据的各期望值分别进行比较。“或”电路451-45m以及“或”电路46 OR分别得出比较结果。于是，“或”电路46输出表明半导体集成电路是否正常工作的决定结果。当所有从扫描路径111-11m中在各级的FFs 1输出的被锁存的数据已符合期望值时，就获得“0”表示的决定结果。
在上述实施例2中，一个扫描路径对扫描储存于其另一个之中的期望值数据。之后，从扫描路径101-10m以及111-11m二者输出的数据被同时比较。因此，在实施例1中已要求8个时钟信号的第一写入过程和第一决定过程可借助于对应于8个时钟信号的一半的四个时钟信号来达到。亦即，可缩短扫描测试所需的整个处理时间。
顺便说一下，本发明不一定局限于上述各实施例。可作出各种修改。例如，下面就是一些修改。
(a)虽然第二写入过程和第二决定过程在上述实施例中是在第一写入过程和第一决定过程周期之后立即被执行的，但也可以在第一写入过程和第一决定过程周期已进行多次之后，进行多次第二写入过程和第二决定过程。
(b)虽然扫描路径101-10m以及111-11m二者的长度被设定为FFs 1连接成四级的长度，但显然，级数不一定局限于4。
(c)比较装置不一定局限于“异或”电路121-12m、411-41m、421-42m、431-43m以及441-44m。而且，逻辑装置不一定局限于“或”电路13、451-45m以及46的结构。例如，“或”电路451-45m和46可合起来组成一个单一的“或”电路。
如上面已详述的那样，根据第一发明，当在半导体集成电路上进行一个测试时，由第一扫描路径和第二扫描路径组成的扫描路径对以预定的数目形成。而且，期望值根据第一或第二写入过程被写入一个扫描路径，而其另一个的被锁存状态根据第一或第二决定过程而与期望值比较。而且，逻辑装置对比较结果的OR进行计算，从而确定半导体集成电路是否正常工作。因此，对应于决定结果的期望值只导致例如“0”，从而可容易地确认半导体集成电路中的失效。
根据第二发明，分别组成了多个比较装置以便对从第一扫描路径在各级FFs输出的数据与从与第一扫描路径成对的第二扫描路径在各级的FFs输出的数据进行比较。而且，组成了逻辑装置以便确定从各比较装置输出的比较结果的OR。因此，可缩短执行各个第一决定过程和第二决定过程所需的时间，并可减少在半导体集成电路上进行扫描测试所需的总处理时间。
虽然已参照示例性实施例描述了本发明，但不应以限制的意义来解释这些描述。对于本技术领域的熟练人员，显然可对实施例做出各种修改并提出本发明的其它实施例。因此，预期所附权利要求将覆盖本发明范围内的任何这类修改或实施例。