指令提供控制装置以及半导体装置.pdf

本发明提供一种指令提供控制装置，从多个主机(20A，20B)中适当选择被授予总线使用权的主机，并将该选定的主机发出的指令提供到总线(30)上，包括：检测出由所选定的主机发出的指令汇总形成的指令群的结束的指令群结束检测部(11A、11B)；和直到通过上述指令群检测部(11A、11B)检测出指令群的结束之前，授予所选定的主机的总线使用权的仲裁部(12)。这样，对多个主机，可以用由各主机发出的指令汇总形成的指令群为单位，授予总线使用权。

1、  一种指令提供控制装置，在多个主机之中适当选择被授予总线使用权的主机，将该选定的主机所发出的指令提供给所述总线，其特征在于，包括：
指令群结束检测部，其检测出由所述选定的主机发出的指令汇总形成的指令群的结束；和
仲裁部，直到由所述指令群检测部检测出指令群的结束之前，其对所述选定的主机授予总线使用权。

2、  根据权利要求1所述的指令提供控制装置，其特征在于：
所述多个主机的每一个发出的指令包含表示指令群是否结束的指令结束位；
所述指令群结束检测部当所述指令结束位为规定值时，检测出该指令群的结束。

3、  根据权利要求1所述的指令提供控制装置，其特征在于，
包括存储所述多个主机的每一发出的指令的缓冲部；
所述仲裁部，在由所述指令群结束检测部检测出指令群的结束时，将所述缓冲部中存储的指令读出并提供给所述总线，释放作为该指令的发出源的主机的总线使用权。

4、  根据权利要求3所述的指令提供控制装置，其特征在于，
针对两个主机，将各主机发出的指令提供给所述总线；
所述缓冲部具有FIFO，其将一方主机发出的指令以从首地址向地址增加的方向进行存储，而将另一方主机发出的指令以从尾地址向地址减少的方向进行存储。

5、  根据权利要求3所述的指令提供控制装置，其特征在于，
所述缓冲部具有寄存器，其用于调节该缓冲部的有效存储区域。

6、  一种半导体装置，包括至少一个内部主机、内部总线、与该内部总线相连接的至少一个功能块，其特征在于，包括：
接口部，其从与该半导体装置连接的多个外部主机中，适当选择授予对该半导体装置内部的访问权的外部主机；和
指令提供控制装置，其从所述至少一个内部主机、和由所述接口部选定的外部主机中适当选择授予内部总线使用权的主机，并将该选定的主机所发出的指令提供给所述内部总线；
所述指令提供控制装置具有：指令群结束检测部，其检测出由所述选定的主机发出的指令汇总形成的指令群的结束；和仲裁部，直到由所述指令群检测部检测出指令群的结束之前，其对所述选定的主机授予内部总线使用权；
所述接口部直到由所述指令群结束检测部检测出所述选定的外部主机所发出的指令群的结束之前，对该外部主机授予向该半导体装置内部的访问权。

7、  根据权利要求6所述的半导体装置，其特征在于，
所述至少一个内部主机及由所述接口部选定的外部主机中的每一个发出的指令包含表示指令群是否结束的指令结束位；
所述指令群结束检测部当所述指令结束位为规定值时，检测出该指令群的结束。

8、  根据权利要求6所述的半导体装置，其特征在于，
包括缓冲部，存储所述内部主机及由所述接口部选定的外部主机中的每一个发出的指令；
所述仲裁部，在由所述指令群结束检测部检测出指令群的结束时，将所述缓冲部存储的指令读出并提供给内部总线，并释放作为该指令的发出源的主机的内部总线使用权。

指令提供控制装置以及半导体装置
技术领域
本发明涉及对多主机处理装置(以下称“主机”)间的总线使用权的优先等级进行控制的指令提供控制装置，特别涉及在两个以上的主机对一个总线上连接的多个功能块发出指令这种系统中适用的指令提供优先等级的控制技术。
背景技术
关于对多个主机的总线仲裁，一直以来，在决定总线优先级的时候，采取考虑总线仲裁时的空闲保留时间而降低程序执行时的执行时间的差异的方法。图10为现有的总线使用优先等级控制装置的构成图。依据该装置，各主机20-1～20-N中的对总线获得进行仲裁时的空闲保留期间的累积值通过第一个寄存器42来求取，并将此与第二个寄存器43里所存储的基准值，用比较电路44进行比较。然后，当该比较结果为累积值大于基准值时，提高该主机20获得总线时的优先等级。这样，减小了总线的各路所需时间在主机之间的差异(例如，参照特开平6-96014号公报(第5页，第1图))。
现有的总线调节技术在处理由各主模块发出的指令所汇总的指令群的过程中，总线使用权可能会转移到其他的主机上。指令群只有在其中所包含的各指令逐次且连续地被执行后才开始带来有意义的结果，对于各主机而言是实质的处理单位。因此，若指令群的处理中总线使用权转移到其他的主机，发出该指令群的主机获得该指令群的处理结果就需要比较长的时间，作为整个系统的处理效率就会降低。另外，在被要求须连续地执行指令的情况下，处理的中断有可能会发生致命的系统错误。
发明内容
鉴于所述问题，本发明的目的在于，对于在多个主机中适当选择授予总线使用权的主机并将从所选定的主机发出的指令提供给总线的指令提供控制装置，以指令群单位进行总线使用权的切换，保证各主机发出的指令群的处理的逐次性和连续性。其另一目的在于，提供一种包括这样的指令提供控制装置，可以对与外部连接的多个主机以指令群单位切换访问权的半导体装置。
为解决上述问题，本发明提供一种指令提供控制装置，在多个主机之中适当选择被授予总线使用权的主机，将该选定的主机所发出的指令提供给上述总线，包括：指令群结束检测部，其检测出由上述选定的主机发出的指令汇总形成的指令群的结束；和仲裁部，直到由上述指令群检测部检测出指令群的结束之前，其对上述选定的主机授予总线使用权。
这样，通过指令群结束检测部，将具有总线使用权的主机所发出的指令组成的指令群的结束检测出来。另一方面，仲裁部直到检测到指令群的结束之前使该主机持续拥有总线使用权。即，直到指令群结束被检测到之前总线使用权不会转移到其他主机。这样，总线使用权能够以指令群单位进行切换，保证了各主机所发出的指令群处理的逐次性和连续性。
具体讲，上述多个主机的每一个发出的指令包含表示指令群是否结束地指令结束位；并且，上述指令群结束检测部当上述指令结束位为规定值时，检测出该指令群的结束。
优选，上述指令提供控制装置包括存储上述多个主机的每一发出的指令的缓冲部；上述仲裁部，在由上述指令群结束检测部检测出指令群的结束时，将上述缓冲部中存储的指令读出并提供给上述总线，释放作为该指令的发出源的主机的总线使用权。
这样通过包括将各主机发出的指令进行存储的缓冲部，在总线使用权转移时，能将具有该总线使用权的主机所发出的指令从缓冲部中迅速地读出，实现处理速度高速化。
更优选，上述指令提供控制装置，针对两个主机，将各主机发出的指令提供给上述总线；上述缓冲部具有FIFO，其将一方主机发出的指令以从首地址向地址增加的方向进行存储，而将另一方主机发出的指令以从尾地址向地址减少的方向进行存储。
这样通过在两个主机共用的FIFO中存储指令，与为两个主机分别设置专用的缓冲器相比，可以更高效地使用存储器区域。
更优选上述缓冲部具有寄存器，其用于调节该缓冲部的有效存储区域。
这样通过能对缓冲部的有效存储区域进行调节，根据指令的特点，能够对指令的执行方式进行改变。例如，重视进行大量指令的同时一起处理时，可以增大有效存储区域，在缓冲部中存储大量的指令，并将这些指令一次提供给总线上。另外，当重视指令执行的连续性时，可以缩小有效存储区域，在缓冲部中基本不积蓄指令，每次主机发出指令，就将该指令提供给总线上。
本发明还提供一种半导体装置，包括至少一个内部主机、内部总线、与该内部总线相连接的至少一个功能块，还包括：接口部，其从与该半导体装置连接的多个外部主机中，适当选择授予对该半导体装置内部的访问权的外部主机；和指令提供控制装置，其从上述至少一个内部主机、和由上述接口部选定的外部主机中适当选择授予内部总线使用权的主机，并将该选定的主机所发出的指令提供给上述内部总线。上述指令提供控制装置具有：指令群结束检测部，其检测出由上述选定的主机发出的指令汇总形成的指令群的结束；和仲裁部，直到由上述指令群检测部检测出指令群的结束之前，其对上述选定的主机授予内部总线使用权。上述接口部直到由上述指令群结束检测部检测出上述选定的外部主机所发出的指令群的结束之前，对该外部主机授予向该半导体装置内部的访问权。
这样，对于外部主机，半导体装置内部的访问权，即，内部总线的使用权能以指令群单位进行切换。因此，对外部主机，也可以保证各外部主机发出的指令群的处理的逐次性和连续性。
具体讲，上述至少一个内部主机及由上述接口部选定的外部主机中的每一个发出的指令包含表示指令群是否结束的指令结束位；上述指令群结束检测部当上述指令结束位为规定值时，检测出该指令群的结束。
优选上述半导体装置包括缓冲部，存储上述内部主机及由上述接口部选定的外部主机中的每一个发出的指令；上述仲裁部，在由上述指令群结束检测部检测出指令群的结束时，将上述缓冲部存储的指令读出并提供给内部总线，并释放作为该指令的发出源的主机的内部总线使用权。
如上所述，依据本发明，能够以指令群单位对各主机的总线使用权进行切换。这样，保证了对各主机发出的指令群的处理的逐次性和连续性，提高了系统的整体性能。
附图说明
图1表示包含有关本发明第1实施方式的指令提供控制装置的系统概略结构图。
图2表示有关本发明第1实施方式的指令提供控制装置的内部结构图。
图3表示包含指令结束位的指令代码各位构成图。
图4表示包含有关本发明第2实施方式的指令提供控制装置的系统概略结构图。
图5表示有关本发明第2实施方式的指令提供控制装置的内部结构图。
图6表示有关本发明第3实施方式的半导体装置的概略结构图。
图7表示图6的半导体装置中的接口部的内部结构图。
图8表示图6的半导体装置中的接口部的时序图。
图9表示图6的半导体装置中的接口部的时序图。
图10表示现有的总线使用优先等级控制装置的结构图。
图中：10A、10B-指令提供控制装置，11A、11B-解码器(指令群结束检测部)，12、12’-仲裁部，13A、13B、13’-缓冲部，132’-FIFO，133-寄存器，20-内部主机，20A、20B-主机，30-总线、内部总线，40A、40B-功能块，50-接口部，100-半导体装置，200A、200B-外部主机。
具体实施方式
下面，参照附图对实施本发明的优选方式进行说明。
第1实施方式
图1表示包括有关本发明第1实施方式的指令提供控制装置的系统的构成概要图。有关本实施方式的指令提供控制装置10A，适当选择主机20A及20B中被授予总线30的使用权的主机，并将从选定的主机发出的指令提供给总线30。在总线30上，连接着作为从机的功能块40A及40B，各主机20A及20B，通过用指令提供控制装置10A授予总线30的使用权，来对功能块40A和40B进行访问。另外，总线30可以是内部总线及外部总线的任一个。另外，与内部总线30相连接的功能块可以为任意多个。
指令提供控制装置10A包括：用来检测出各主机20A及20B发出的指令群的结束的作为指令群结束检测部的解码器11A及11B；对总线使用权进行仲裁的仲裁部12；以及，用来暂时存储各主机20A和20B所发出的指令的缓冲部13A及13B。图2表示指令提供控制装置10A的内部构成。下面参照图2，对指令提供控制装置10A的构成进行说明。
解码器11A及11B分别顺序输入主机20A及20B发出的指令代码INS并解码，检测出指令群的结束时，输出声明信号ASS。这里，如图3所示，指令代码INS的MSB(most significant bit)被指定作为表示该指令是否是指令群的结束的指令结束位。从而，通过解码器11A及11B对解码后的指令代码INS的MSB进行监测，能够容易地检测出指令群的结束。
另外，指令结束位也能够被指定为除了MSB以外指令代码INS中的任意位。另外，不指定指令结束位，例如，也可当检测出表示指令群的结束的“HALT”等规定的指令时，输出声明信号ASS来构成解码器11A和11B。
回到图2，缓冲部13A及13B分别具备缓冲器写入装置131、缓冲器132和寄存器133。缓冲器写入装置131将被发出的指令代码以发出的顺序存入缓冲器132中。然后，当缓冲器132的缓冲器容量被指令代码存满时，缓冲器写入装置131输出表示缓冲器的FULL状态的信号FUL。缓冲器132能够在从首地址开始到根据寄存器133所示的最大地址的缓冲器容量中来存储指令代码。即，缓冲器132能存储的指令数量可以通过设定寄存器133来进行调节。例如，寄存器133中存储的地址数据为“10”时，缓冲器132的缓冲器容量为从地址“00”到地址“10”。寄存器133的设定，例如，可以通过在主机20A及20B所发出指令的头中记录适当的信息，便能够按照主机20A及20B的指示来进行。当然，也能由用户直接设定。
另一方面，仲裁部12包括：存储缓冲器132的地址的寄存器121A及121B；对允许使用总线30的主机进行选择的选择器122；以及，将缓冲器132中所存储的指令代码读出并提供给总线30的缓冲器读出装置123。寄存器121A和121B，在分别接收到来自缓冲部13A及13B的信号ASS及信号FUL的任一方时，即，接受到信号ASS和信号FUL的逻辑或的信号时，将地址保持在该时刻的缓冲器132中。选择器122收到信号ASS或者信号FUL时，对缓冲器读出装置123输出指示指令读出的信号LD。缓冲器读出装置123根据接收到信号LD，将由选择器122选定的主机所发出的指令从缓冲器132中读出并提供给总线30。具体来说，是将从缓冲器132的首地址到寄存器121A或121B所示的地址为止的指令读出。
下面，参照图2对指令提供控制装置10A的动作进行说明。
现在，假定由选择器122选择了主机20A，即，主机20A具有了总线使用权。另外，缓冲部13A中的缓冲器132中，指令代码“aa0”、“aa1”、“aa2”及“aa3”存储在地址“00”～“03”中。这里，有从主机20A输入的相当于指令群结束的指令代码INS的时候，解码器11A便输出信号ASS。寄存器121A保持该时刻的缓冲器132的地址“04”。
选择器122收到信号ASS，对缓冲器读取装置123输出信号LD。缓冲器读出装置123一收到信号LD，便将缓冲部13A中缓冲器132的首地址“00”到寄存器121A所示的地址“04”为止的指令读出并提供给总线30上。这时，对主机20A输出信号LOCK，缓冲部13A中的缓冲器132中没有存储新的指令，使得主机20A的指令发送暂时中断。然后，在结束从缓冲器132中读出指令后，对主机20A发出信号UNLOCK，自主机20A的指令提供再度进行。
另外，通过缓冲器读出装置123进行指令读出及发送的期间，缓冲部13B可以进行对从主机20B发出的指令代码INS的输入和存储。即，各主机即使没有总线使用权，指令也能够发出并存储在缓冲器中。这样，当获得总线使用权时，只要从缓冲器中将存储的指令读出就可以，提高了处理速度。
缓冲器读出装置123在从缓冲器132中读出指令结束之后，对选择器122发出信号DN。选择器122接收到信号DN后，将总线使用权移交给其他主机(这里是主机20B)。反过来说，选择器122即使接收到没有选定的主机(这里是主机20B)发出的信号ASS，只要没有接收到缓冲器读出装置123发出的信号DN，总线使用权就不能转移。
在上述例中，是选择器122接收信号ASS的情况，但若是选择器122接收信号FUL的情况，也和上述同样动作。但是，在这种情况下，选择器122即使接收到了信号DN也不转移总线使用权，直到接收到选择的主机所发出的信号ASS之前，该主机持续被授予总线使用权。这样，保证了以指令群单位进行总线使用权的切换。
以上，根据本实施方式，能够将各主机的总线使用权以指令群单位进行切换，保证了处理指令群的逐次性和连续性。另外，有关本实施方式的指令提供控制装置10A，虽然是对两个主机20A及主机20B的总线优先权进行切换，但是本发明并不限定于此。通过本发明，在3个以上主机中，也能以指令群单位对各主机进行总线优先权的切换。
另外，在上述构成中，也可省略寄存器133，令缓冲器132的缓冲器容量为固定值。但是，优选可以设定寄存器133，调节缓冲器容量。这样，例如，当一次读入音频数据这种的大量数据并进行低于100KHz的比较低速率的处理时，将缓冲器132的缓冲器容量能够设定得较大。相反，像图像数据这种需要对画面中的每条线进行处理时，可以将缓冲器容量设定得较小使得指令可以不间断地发送。
另外，在上述构成中，缓冲部13A及13B，也可以省略。指令提供控制装置10A，即使不具备缓冲部13A及13B，各主机的总线使用权也能以指令群单位进行切换。
第2实施方式
图4表示包括有关本发明第2实施方式中的指令提供控制装置的系统概要构成图。本实施方式中的指令提供控制装置10B也和有关第1实施方式中的指令提供控制装置10A相同，适当选择主机20A及20B中使用总线30的主机，并将选定的主机发出的指令提供给总线30上。但是，指令提供控制装置10B与指令提供控制装置10A的不同点在于，包括：具有能将主机20A及20B所发出的指令进行存储的FIFO132’的缓冲部13’和仲裁部12’。下面，对指令提供控制装置10B，只对与指令提供控制装置10A的不同点进行说明。
图5表示指令提供控制装置10B的内部构成图。缓冲部13’包括：FIFO写入装置131A及131B、FIFO132’、寄存器133以及减法器134。FIFO写入装置131A，将主机20A发出的指令代码按发送顺序在FIFO132’中，从首地址向地址增加的方向进行存储。另一方面，FIFO写入装置131B，将主机20B发出的指令代码按发送顺序在FIFO132’中，从尾地址向地址减少的方向进行存储。
FIFO132’中的尾地址通过寄存器133授予。即，FIFO132’中的有效存储区域，通过对寄存器133的适当调整进行设定的。例如，寄存器133存入地址数据“1000”时，FIFO写入装置131B就从地址“1000”开始存储指令。寄存器133的设定，例如，通过在主机20A及20B发出的指令的头中记录适当的信息，能够按照主机20A及20B的指示来执行。当然，也能由用户直接设定。
减法器134对FIFO132’的缓冲器容量是否已满进行监测，检测到已满时，输出表示FIFO的FULL状态的信号FUL。具体来说，减法器134将FIFO写入装置131A的现在写入地址“ADR_A”和FIFO写入装置131B现在写入地址“ADR_B”进行差分，即，计算出(ADR_B-ADR_A)，当其结果为“1”时，输出信号FUL。例如、如图5所示，当FIFO132’的地址从“0000”到“0010”中被写入了主机20A发出的指令代码“a000”到“a010”，地址“1000”到“0011”被写入了主机20B发出的指令代码“b000”到“b111”时，地址的差分值为1，减法器134发出信号FUL。
另一方面，仲裁部12’中的FIFO读出装置123’接收到选择器122的信号LD后，从首地址到寄存器121A所示的地址中，将存储的主机20A的指令代码读出。另外，从寄存器133所示的地址到寄存器121A所示的地址中，将存储的主机20B的指令代码读出。
FIFO读出装置123’与有关第1实施方式中的缓冲器读出装置123不同，一接收到信号LD，便对主机20A及主机20B输出信号LOCK，使指令发送暂时中断。这是根据，例如，FIFO132’正在读出主机20A发出的指令时，如果允许主机20B对FIFO132’进行写入，就有可能使主机20B发出的指令填满FIFO132’。FIFO132’如果被主机20B所发出的指令填满，即使主机20A收到信号UNLOCK后也无法在FIFO132中对指令进行存储。另外，主机20A发出的指令群的发送过程如果不被结束，总线使用权就无法向主机20B进行转移。从而陷入一个死锁状态。然后，FIFO132’的指令读取过程一结束，便对主机20A及20B输出信号UNLOCK，使指令发送再次开始。
除了对主机20A及20B输出信号LOCK的方法以外，也可以在FIFO132’上为各主机设置专用区域。例如，将首地址“0000”到地址“0010”设为主机20A专用，将尾地址“1000”到地址“0110”设为主机20B专用。这样就可以避免上述死锁状态。
以上，根据本实施方式，由于将两个主机20A和主机20B分别所发出的指令存储于共同的FIFO132’中，与第1实施方式相比，能够进行存储区域效率高的指令存储。即，在一方主机发送的指令群比较短的情况下，FIFO132’中，能够存储另一方主机的比较长的指令群。
另外，通过对FIFO132’的有效存储区域进行调节，使得用每任意的指令数量都能将FIFO装满，并能够改变向功能块(参考图4)发送指令的时序。例如，在发送指令数量少等情况下，令FIFO容量变小使指令的缓冲器段数为1段，指令即使不进行缓冲也可以被发送。另外，不需要调节FIFO容量的情况下，寄存器133也可以省略。
第3实施方式
图6表示有关本发明第3实施方式中的半导体装置的概略构成图。本实施方式中的半导体装置100包括：有关第1实施方式中的指令提供控制装置10A；CPU(Central Processing Unit)和DSP(Digital Signal Processor)等内部主机20；内部总线30；作为从机的功能块40A及40B；以及，接收外部主机发出的指令的接口部50。内部总线30上连接着指令提供控制装置10A、功能块40A及40B。另外，接口部50上连接着CPU等外部主机200A及200B。另外，图6所示半导体装置100的构成只是一例，内部主机及功能块也可以是图中所表示以外的数量。同时，接口部50所连接的外部主机的数量也可以是任意的。
上述半导体装置100，正是在图1所示系统中将主机20B置换成接口部50并进行单片化后的构成。下文对接口部50进行详细说明。
图7表示接口部50的内部结构图。接口部50包括相对于外部主机200A及200B，对半导体装置100内部的访问进行调节的仲裁部51。仲裁部51将半导体装置100内部的访问权授予外部主机200A及200B的其中一个。然后，只有获得访问权的外部主机才能使用内部总线30，向功能块40A及40B发送指令。仲裁部51在收到解码器11B发出的信号ASS前，不会将访问权交与其它外部主机。即，外部主机的访问权以指令群单位进行切换。
指令提供控制装置10A，通过接口部50，接收通过接口部而选定的主机所发出的指令代码INS。对这个选定的外部主机及内部主机20授予内部总线30的使用权的方法已经在第1实施方式中进行了说明。
下面，参照图8对接口部50的动作进行说明。另外，各信号在高电平(High)时为有效。
接口部50与系统时钟CK同步动作。首先，外部主机200B不访问接口部50的状态下，外部主机200A将请求信号REQ_A置成有效时，接口部50对外部主机200A将允许信号ACK_A置成有效(时刻t1)。外部主机200A一接收到允许信号ACK_A后，便将请求信号REQ_A置为低电平(时刻t2)，并将连续3个指令代码INS(图中用“valid”表示)作为指令群发送。这个期间，外部主机200B即使将请求信号REQ_B置成有效，接口部50也不会对外部主机200B将允许信号ACK_B置成有效。
外部主机200A发出的第3个指令代码INS送到指令提供控制装置10A中时，解码器11B便将表示已经检测到指令群结束的信号ASS置成有效(时刻t4)。接口部50接收到信号ASS后，将允许信号ACK_A置低电平(时刻t5)，并将允许信号ACK_B置成有效(时刻t6)。这样，对半导体装置100内部的访问权便从外部主机200A转移到外部主机200B中，这以后，外部主机200B发出的指令代码INS(图中用“valid”表示)作为有效指令被半导体装置100取入。另外，图8的例子中，外部主机200B所发出的指令群由一条指令代码组成，通过将该指令代码发送到指令提供控制装置10A中，解码器11B将信号ASS置成有效。
在指令提供控制装置10A将信号LOCK置成有效时，关于接口部50的动作，参照图9的时序图对另一例进行说明。
首先，将信号LOCK置成有效的状态下，即使外部主机200A将请求信号REQ_A置成有效，接口部50也不会对外部主机200A将允许信号ACK_A置成有效。接口部50将信号LCOK置低电平，即，通过发出信号UNLOCK，对外部主机200A将允许信号ACK_A置成有效(时刻t1)。
外部主机200A一接收到允许信号ACK_A，将指令代码INS作为指令群连续发送。然后，这个过程中将信号LOCK置成有效(时刻t3)，接口部50更具体来说是调节器51，对外部主机200A将要求停止指令提供的信号STP_REQ置成有效。这样，从外部主机200A的指令提供暂时停止。但是，继续将允许信号ACK_A置成有效，对半导体装置100内部的访问权并没有被授予外部主机200B，而是被外部主机200A继续保持。然后，将信号UNLOCK置成有效时(时刻t4)，外部主机200A继续发送指令。
以上，根据本实施方式，在外部主机200A和200B中以指令群单位切换对半导体装置100的访问权，保证了指令群处理的逐次性和连续性。另外，本实施方式中的半导体装置100，虽然是切换两个外部主机200A及200B的访问权，但本发明并不限定于此。依据本发明，可以对3个以上的外部主机，以指令群单位进行访问权的切换。
另外，本实施方式中的半导体装置100，虽然配置有关第1实施方式的指令提供控制装置10A，作为替代，显然也可以配置第2实施方式的指令提供控制装置10B。
(产业上利用的可能性)
有关本发明的指令提供控制装置，对在一条总线上连接的多个功能块由两个以上的主机发送指令的系统中，由于能以指令群单位切换各主机的总线使用权，在连接有要求连续执行指令的多个主机的系统中十分有用。