光致抗蚀剂蚀刻中前边界点技术 【技术领域】
本发明概括而言涉及衬底加工过程中所采用的监控过程。本发明具体涉及控制集成电路装置制造过程中光致蚀刻的技术。
背景技术
半导体衬底(如晶片或玻璃板)加工过程中常常涉及到光致抗蚀层涂层的蚀刻。例如，在称为双镶嵌(dual damascene)的加工中，需要在给定沟槽蚀刻之前，向后蚀刻光致抗蚀层。为了便于理解，在本说明中将以双镶嵌过程为例。不过应该想到，此处的本发明适用于需要控制光致抗蚀层蚀刻步骤的任何过程。
概括来说，可使用双镶嵌集成来形成复杂集成电路装置中的高速接线。在双镶嵌集成过程中，在低介电常数(低-κ)电介质，诸如氟硅酸盐玻璃(FSG)，有机硅酸盐玻璃(OSG)例如黑金刚石(BLACK DIAMOND)或珊瑚(CORAL)，或自旋有机物(SOG-spin-on organic)例如SILK(丝绸)或FLARE中，形成沟槽和通道，并填充通常为铜的低电阻金属。使用铜来减小金属接线的电阻，并且使用低-κ电介质来减小金属接线之间的寄生电容。
图1A-1F中表示先形成通道的一种双镶嵌过程步骤。在图1A中，在铜线102上形成双镶嵌堆100。一般，双镶嵌堆由一系列硬掩模和层间电介质构成。例如，双镶嵌堆100包括一顶部硬掩模104，一嵌入硬掩模106和一底部硬掩模108。双镶嵌堆100还包括低-κ层间电介质110，112。顶部硬掩模104保护层间电介质110免于受到光致抗蚀剂剥离过程中所使用的化学物质的影响，并且根据层间电介质110所用的低-κ材料，可以省略。嵌入硬掩模106可以起到蚀刻阻止层的作用。底部硬掩模108防止铜102扩散到层间电介质112中。
在图1B中，在堆100上涂覆具有通道图案的光致抗蚀掩模114。通过蚀刻通道掩模114，贯穿顶部硬掩模104，层间电介质110，嵌入硬掩模106和层间电介质112，并在底部硬掩模108上终止蚀刻，在堆100中形成通道116。在图1C中，剥离光致抗蚀掩模(图1B中的114)，并由具有沟槽图案的光致抗蚀掩模118取而代之。通过蚀刻沟槽掩模118，贯穿顶部硬掩模104和层间电介质110，并在嵌入硬掩模106上终止蚀刻，在堆100中形成沟槽120。在图1D中，剥离沟槽掩模(图1C中的118)，将铜122沉积到通道116和沟槽120中，并且向后研磨直至沟槽120的表面。通道116和沟槽120一般衬有诸如钽的材料，防止铜扩散到层间电介质110，112中。
在蚀刻沟槽120之前，在通道116中形成衬套，在沟槽120的蚀刻期间保护通道116和底部硬掩模108，以便控制沟槽蚀刻外形。一般，衬套由光致抗蚀剂制成。通过在通道116内部和顶部硬掩模104上沉积光致抗蚀剂，并向后蚀刻光致抗蚀剂，形成衬套。图1E表示沉积在通道116内部和顶部硬掩模104上面地光致抗蚀剂124。目前，使用两步过程将光致抗蚀剂向后蚀刻。在第一步中，使用整体蚀刻方法使顶部硬掩模104上的光致抗蚀剂124覆盖层平坦。可通过整体蚀刻过程去除顶部硬掩模104上的所有光致抗蚀剂124。优选条件下，通过整体蚀刻过程仅去除顶部硬掩模104上的一部分光致抗蚀剂124，直至第二步中凹槽蚀刻步骤之前所需的光致抗蚀剂厚度。
在第二步中，使用凹槽蚀刻过程减小通道116中光致抗蚀剂124柱体的高度，形成具有规定高度的衬套。图1F表示通过执行光致抗蚀剂向后蚀刻，在通道116中形成的衬套126。
一般，通过使用时控蚀刻执行整体蚀刻。由于从一个晶片到另一晶片光致抗蚀剂124的厚度差异，整体蚀刻过程结束之后保留在顶部硬掩模104上的光致抗蚀剂124的厚度可能显著不同。从而，总的凹槽蚀刻时间也可能显著不同。
与整体蚀刻过程相比，凹槽蚀刻过程是一种更慢的过程。一般而言，使用OES结束凹槽蚀刻，并且可能有例如10秒的额外蚀刻，以保证光致抗蚀剂清除。为了更好地控制蚀刻通道116内部，需要较慢的过程。
通常，保留在堆100上的光致抗蚀剂124的量越厚，则总的凹槽蚀刻时间越长，导致生产率降低。使用时控蚀刻过程，也存在在整体蚀刻前端进入通道116内部的可能。这是不符合需要的，因为整体蚀刻过程较快并且是腐蚀性的，在通道116内部难以进行控制。
根据前面所述，需要一种控制光致抗蚀剂向后蚀刻过程的方法，使无论引入的材料改变如何，均能将总的凹槽蚀刻时间降到最小。还需要一种保证整体蚀刻前端不进入通道内部的方法。
【发明内容】
在一个实施例中，本发明涉及一种控制等离子体处理室中光致抗蚀剂蚀刻步骤的方法，将所述光致抗蚀剂蚀刻步骤设计成将衬底表面上沉积的光致抗蚀层向后蚀刻成具有预定光致抗蚀剂厚度的更薄的光致抗蚀层。该方法包括使用等离子体蚀刻过程蚀刻光致抗蚀层，并检测来自该光致抗蚀层的干涉图案。该方法还包括在对干涉图案的分析表明达到预定光致抗蚀剂厚度时终止光致抗蚀剂蚀刻步骤，从而预定的光致抗蚀剂厚度大于零。
在另一实施例中，本发明涉及一种在等离子体处理室中蚀刻光致抗蚀层的方法，该光致抗蚀层沉积在衬底上。该方法包括执行第一光致抗蚀剂蚀刻步骤，使用第一等离子体蚀刻方法蚀刻光致抗蚀层，该第一光致抗蚀剂蚀刻步骤设计成将光致抗蚀层向下蚀刻成具有预定光致抗蚀剂厚度的更薄的光致抗蚀层。第一光致抗蚀剂蚀刻步骤的实施包括在第一光致抗蚀剂蚀刻步骤期间检测来自光致抗蚀层的干涉图案，并在对干涉图案的分析表明达到预定光致抗蚀剂厚度时终止第一光致抗蚀剂蚀刻步骤，从而预定的光致抗蚀剂厚度大于零。该方法还包括执行第二光致抗蚀剂蚀刻步骤，使用不同于第一蚀刻方法的第二等离子体蚀刻方法蚀刻所述更薄的光致抗蚀层。
在又一实施例中，本发明涉及一种在等离子体处理室中蚀刻光致抗蚀层的方法，该光致抗蚀层沉积在其中具有至少一个通道的底层上，光致抗蚀层的光致抗蚀材料存在于该底层表面上和该通道内部。该方法包括使用第一等离子体蚀刻方法执行整体蚀刻步骤，用于蚀刻该光致抗蚀层，该整体蚀刻步骤设计成将光致抗蚀层向下蚀刻成具有预定光致抗蚀剂厚度的更薄的光致抗蚀层。该整体蚀刻步骤的实施包括在整体蚀刻步骤期间检测来自光致抗蚀层的干涉图案，并在对干涉图案的分析表明达到预定光致抗蚀剂厚度时终止整体蚀刻步骤，从而预定的光致抗蚀剂厚度大于零。该方法还包括执行凹槽蚀刻步骤，使用不同于第一蚀刻方法的第二等离子体蚀刻方法蚀刻所述更薄的光致抗蚀层，整体蚀刻步骤的蚀刻速度比凹槽蚀刻步骤的蚀刻速度快，凹槽蚀刻步骤设计成仅蚀刻沉积在通道内的一部分光致抗蚀材料，从而在凹槽蚀刻步骤之后残留下保留在通道中的光致抗蚀材料柱。
在本发明下面的详细说明中，将结合附图更详细的说明本发明的这些和其他特征和优点。
【附图说明】
通过例子说明本发明，而并非限制，在附图中相同附图标记表示相同元件，其中：
图1A表示在形成沟槽和通道之前的双镶嵌堆。
图1B表示在图1A中的双镶嵌堆中形成的通道。
图1C表示在图1B的双镶嵌堆中形成的沟槽。
图1D表示填充有铜的图1C中的通道和沟槽。
图1E表示填充有光致抗蚀材料的通道覆盖层。
图1F表示形成在图1E中所示通道中的衬套。
图2A为根据本发明一个实施例，薄膜堆和前边界点的横截面。
图2B表示获得图2A中所示前边界点的方法。
图3为根据本发明一个实施例，执行光致抗蚀剂向后蚀刻的系统的简化示意图。
图4为根据本发明一个实施例，用于执行光致抗蚀剂向后蚀刻的过程的概述图。
图5A表示对于涂覆在裸硅片上的深UV光致抗蚀剂，在不同波长处的强度分布。
图5B表示在259.9nm波长处图5A的强度分布的一部分。
图5C表示在时间＝0.5s时图5B中所示强度分布的时间导数。
图5D表示在时间＝2s时图5B中所示强度分布的时间导数。
图5E表示在时间＝10s时图5B中所示强度分布的时间导数。
【具体实施方式】
现在将参照如附图中所示的几个最佳实施例，详细描述本发明。在下面的说明中，指出多个具体细节，以便提供本发明的深入理解。不过，本领域技术人员显然可以想到，本发明的实施可无需某些或全部这些特定细节。在其他情况下，为了使本发明清楚起见，没有详细描述熟知的处理步骤和/或特征。参照附图和下面的说明，将能更好的理解本发明的特征和优点。
虽然不希望受到理论的限制，不过本发明人相信当整体蚀刻之后残留在薄膜堆如双镶嵌堆上的光致抗蚀剂的量不同时，在薄膜堆中形成指定高度通道衬套所需的总的凹槽蚀刻时间也不同，从而影响生产率。并且，存在整体蚀刻时前端进入通道的可能性。这是不符合需要的，因为整体蚀刻较快并且是腐蚀性的，不具备所需的选择性以便控制蚀刻通道内部。因此，本发明人此处提出了一种前边界点方法，从而在整体蚀刻之后在堆上保留指定厚度的光致抗蚀剂，与光致抗蚀剂的起始厚度无关。通过这种方法，在晶片之间总的凹槽蚀刻时间恒定，并且消除了整体蚀刻前端进入通道中的可能性。通过使用更快的整体蚀刻，使堆上残留的光致抗蚀剂尽可能薄，可减少总的向后蚀刻时间。
为了便于本发明的讨论，图2A表示形成在金属层202上的薄膜堆200。为了说明，假设薄膜堆200为双镶嵌堆，并且假设金属层202为铜。不过，从下面的说明中显然可以看出，本发明不限于任何特殊薄膜结构或金属层。薄膜堆200包括一顶部硬掩模204，一嵌入硬掩模206和一底部硬掩模208。通常，硬掩模204，206，208由氮化硅(SiNx)制成。硬掩模204，206，208的其他示例材料包括但不限于，氧氮化硅(SiON)，碳化硅(SiC)和二氧化硅(SiO2)。通常，将根据希望的硬掩模作用选择硬掩模材料。
薄膜堆200还包括由低-κ材料如氟硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)或自旋有机物(SOG)制成的低-κ层间电介质210，212。OSG的例子包括但不限于，来自Applied Materials的黑色金刚石(BLACK DIAMOND)，来自Novellus具有SiOxCyHz成分的珊瑚(CORAL)。SOG的例子包括但不限于Dow Chemical的丝绸(SILK)和FLARE。FSG为掺有氟的石英玻璃。顶部硬掩模204的一个作用在于保护层间电介质210免于受到光致抗蚀剂剥离过程中所用的化学物质的影响，并且根据层间电介质210所使用的低-κ材料，可以省略。顶部硬掩模204一般起平坦化阻挡层的作用。嵌入硬掩模206通常起蚀刻阻挡层的作用。底部硬掩模208的一个作用在于防止铜202扩散到层间电介质212中。
在薄膜堆200中蚀刻通道(或孔)214。通道214从顶部硬掩模204的顶部延伸，通过层间电介质210，嵌入硬掩模206和层间电介质212，并在底部硬掩模208上终止。光致抗蚀剂216沉积在顶部硬掩模204和通道214内部。可使用光致抗蚀剂向后蚀刻在通道214内形成所需高度的衬套。通常，分两步执行光致抗蚀剂向后蚀刻过程。第一步为整体蚀刻过程，其中将顶部硬掩模204上的光致抗蚀层216平坦化。第二步为凹槽蚀刻过程，其中将通道214内光致抗蚀柱216降低到所需高度。根据本发明一个实施例，其一个目的在于保证光致抗蚀剂216具有直线218划分的一定厚度(d)，并在整体蚀刻之后保留在堆200的顶部，而与光致抗蚀剂216的最初厚度无关。厚度d可为例如1000，或者其它值。一般，厚度d的值越小，则凹槽蚀刻所需的时间越短，总的向后蚀刻时间越小。
此处将整体蚀刻的边界点称为前边界点，因为并没有去除顶部硬掩模204上的全部光致抗蚀剂层216。换句话说，在整体蚀刻步骤之后，光致抗蚀剂层216被向后蚀刻成光致抗蚀剂厚度大于零的更薄的光致抗蚀层。在一个实施例中，根据整体蚀刻过程中对反射率的测量，检测前终点。参照图2B，前边界点方法包括用光束220照射光致抗蚀剂216的表面，并测量从光致抗蚀层反射的光束222的强度(可包括从光致抗蚀层下面一个或多个层反射通过光致抗蚀层的光)。将光束220，222表示成垂直于光致抗蚀剂216。不过，这并不意味着本发明限于垂直入射反射率测量。光束220可以例如以某一角度入射到光致抗蚀剂216上，并且光束222可以以某一角度从光致抗蚀剂216反射。
通常，在整体蚀刻开始时，光致抗蚀剂216太厚以至于光束220不能透过。不过，随着光致抗蚀剂216厚度的减小，在某一时刻光束220开始透过光致抗蚀剂216。此时，从薄膜光致抗蚀剂216反射的光束强度开始发生改变。然后对来自光致抗蚀层216的反射光的干涉图案(可包括光致抗蚀层下面各层的反射成分)进行分析。干涉测量方法包括在蚀刻光致抗蚀剂时，对光致抗蚀剂216产生的干涉条纹计数。光的波长或波长范围，光致抗蚀剂以及光致抗蚀剂下面各层的折射率决定干涉条纹的频率，并且这些参数可能与残留光致抗蚀剂厚度有关。一旦所检测的干涉图案与所需光致抗蚀剂厚度有关，则产生前边界点信号，并终止整体蚀刻。
图3为根据本发明一个实施例执行光致抗蚀剂向后蚀刻的系统300的简化示意图。系统300包括具有两个大体上平行的电极304，306以及一密封环部件308的反应室302。射频(RF)源310向电极304施加电压，并且电极306接地。晶片314安装在电极304上。为了进行说明，假设在晶片314上形成薄膜堆，如双镶嵌堆。还假设已经在薄膜堆中蚀刻出一个通道，并且光致抗蚀剂已经沉积在薄膜堆顶部和通道内部。还假设为了在通道内形成衬套，向后蚀刻光致抗蚀剂。
为了现场监测晶片314，该系统还包括一用于照射晶片314的光源320，一用于检测并分析晶片314反射的光的分光计322，和用于将光传输至和从电极306中的端口326传输光的分叉光纤324。分叉光纤324与光源320和分光计322连接。分光计322将代表晶片314反射光谱的数据发送给计算机328，用于进一步分析。在一个实施例中，光源320为能产生例如200到400nm波长范围内光的UV光源。或者，光源320可以为能够产生红外或可见光谱范围内光的光源。通常，选择工作波长或波长范围，以便提高灵敏度。一般，工作波长应该为所需厚度的至少两倍，在该点处产生前边界点信号。在另一实施例中，可以不用光源320，而可使用晶片314上产生的等离子体发射作为照射源。
图4为根据本发明一个实施例，执行光致抗蚀剂向后蚀刻过程的概图。在该过程开始时，将晶片(图3中的314)安装在反应室(图3中的302)内，并开始整体蚀刻(400)。在一个实施例中，整体蚀刻过程包括将适当的蚀刻气体通过密封环部件(图3中的308)中的口(图3中的330)输送到反应室中。为了获得较快的整体蚀刻速度，以相对较高压力例如550 MT输送蚀刻气体。电极(图3中的304，306)对蚀刻气体充电，在晶片上形成等离子体(图3中的332)，例如氧等离子体。使用等离子体整体蚀刻晶片上薄膜堆顶部上的光致抗蚀剂。在光致抗蚀剂整体蚀刻过程中，监测晶片，决定何时光致抗蚀剂被蚀刻到所需的厚度。当达到所需厚度时，产生前边界点信号(402)，并终止整体蚀刻过程(404)。
为了产生前边界点信号，在整体蚀刻过程中监测晶片(图3中的314)的反射光。这可以通过照射晶片并采集该晶片反射的光而实现。在整体蚀刻开始时，光一般不能透过光致抗蚀剂，因为光致抗蚀剂太厚。因此，从晶片反射的光强度非常高。随着光致抗蚀剂向后蚀刻，在某一时刻入射在光致抗蚀剂上的光能透过该光致抗蚀剂。此时，检测从晶片反射的光强度变化。在检测这种变化时，计算从晶片起始端产生的干涉条纹数量。在检测强度变化时，可知光致抗蚀剂的厚度。从而，可计算出达到希望厚度所需的干涉条纹数。当计算出达到希望厚度所需的干涉条纹数量时，终止整体蚀刻过程。
在终止整体蚀刻过程之后，将输送到反应室(图3中的302)中的蚀刻气体压力降低到例如530 MT。然后，开始凹槽蚀刻过程(406)。使用凹槽蚀刻过程将晶片(图3中的314)上薄膜堆中通道内的光致抗蚀剂柱蚀刻到所需高度。凹槽蚀刻可以为根据待去除光致抗蚀剂量的时控蚀刻。待去除的光致抗蚀剂量是已知的，因为已知凹槽蚀刻的起始深度，即残留在薄膜堆顶部上的光致抗蚀剂量是已知的。在完成凹槽蚀刻之后终止向后蚀刻过程(408)。
为了进行说明，图5A表示使用等离子体发射作为照射源，在不同波长处以时间为函数，从深UV光致抗蚀剂反射的光强曲线图。该数据实际上针对光致抗蚀剂涂敷在裸硅片顶部的情形，与涂覆在薄膜堆的顶部不同。通常，希望光致抗蚀剂涂敷在薄膜堆顶部上时强度分布与图5A所示的分布类似。观察强度分布，表明在259.9nm波长处灵敏度最大。图5B表示259.9nm波长处强度分布的放大图。该强度分布具有许多小峰值(或噪声)，如500，502，504所示，可以将其视作干涉条纹。从而，在计算干涉条纹之前减少或消除这些小峰值(或噪声)非常重要。
用于减少噪声的一种技术包括相对时间求强度的导数，即dI/dt。图5C表示在t＝0.5s时的dI/dt分布。注意到，t＝0.5s时的dI/dt分布依然具有非常多的噪声。图5D表示t＝2s时的dI/dt分布。现在，dI/dt分布的噪声不太大，不过干涉条纹依然相当难于数出。图5E表示t＝10s时的dI/dt分布。与0.5s和2s时获得的分布相比，dI/dt分布更加平滑。通常，随着进行导数的时间增大，dI/dt分布变得更加平滑。然后，选择导数的范围，并数出峰值处于该范围外部的干涉条纹数量。对于图5E中所示的例子，数出峰值大于+2或小于-2的干涉条纹。这些干涉条纹标记为506，508，510和512。将干涉条纹数量与实验数据进行比较，并确定去除了多少光致抗蚀剂。
本发明具有一个或多个优点。使用本发明的前边界点方法，在整体蚀刻蚀后希望厚度的光致抗蚀剂可以残留在薄膜堆上，与引入的材料差异无关。令多个晶片上残留在薄膜堆上的光致抗蚀剂厚度恒定，保证多个晶片上总的凹槽蚀刻时间也保持不变。通过使整体蚀刻之后残留的光致抗蚀剂厚度尽可能小，可使凹槽蚀刻所需的时间最小。凹槽蚀刻时间最小化减小了总的向后蚀刻时间，增加了生产率。前边界点方法还消除了整体蚀刻前端到达通道的可能性，增加了生产率。
虽然针对几个最佳实施例描述了本发明，不过在本发明范围之内有多种变型、改变和等效。例如，虽然在特殊双镶嵌过程的角度讨论本发明，不过本领域技术人员将易于采用此处的教导来控制需要向后蚀刻光致抗蚀层的其他双镶嵌过程，实际上为任何过程(即使不涉及双镶嵌)中光致抗蚀层的蚀刻。从而，将下面所附的权利要求理解为包括处于本发明真正精神和范围内的所有这种变型、改变和等效。