通过插入等待状态以延伸地址空间的装置与其操作方法 【技术领域】
本发明是有关于一种地址空间的装置与其操作方法，且特别是有关于一种通过插入等待状态以延伸地址空间的装置与其操作方法。
背景技术
目前电脑信息科技蓬勃发展，且也已发展出各种匣的应用，例如磁带匣、磁盘匣、光盘匣、存储匣、只读存储器匣等等，在这些匣中可有不同的储存内容，其可储存数据、程序、声音与歌曲等。而公知的外部存储器匣与微控制器间的总线有两种，一为平行式总线，另一为序列式总线。
请参照图5，其为公知的一种平行式地址接口的装置的电路方框图。此装置为微控制器510，且通过平行式总线540耦接至外部存储器150。其中，微控制器510包括有中央处理单元512与只读存储器514。在图5中，当中央处理单元512执行所需的数据或程序的地址位于外部存储器150中时，即通过平行式总线540至外部存储器150中进行撷取。在图5中，作为微控制器510与外部存储器150的联络信道的接口为平行式总线540，所以可满足微控制器510在撷取外部存储器150中的数据或程序时的频宽要求。但平行式接口的缺点为在制造时微控制器510的接脚数必须够多，以满足其频宽的要求，所以造成其制造成本地增加。
请接着参考图6，其为公知另一种具解译器的序列式地址接口的装置的电路方框图。此装置为微控制器610，其通过序列式总线640耦接至外部存储器150。其中，微控制器610包括中央处理单元512、只读存储器514与解译器516。在图6中，当中央处理单元512执行所需的数据或程序在外部存储器150时，即通过序列式总线640至外部存储器150进行撷取。当序列式总线640比只读存储器514的总线小时，所有储存于外部存储器150的数据或程序在撷取时均被视为数据。当被视为数据的程序被撷取进微控制器610之后，需通过解译器516以剧本式(script)语言进行解译，方能成为原本的程序。虽然图6的序列式地址接口装置改善了图5的平行式地址接口装置的高制造成本的缺点，但图6的序列式地址接口装置仍具有下列缺点：
(1)公知的序列式地址接口装置，需使用剧本式语言对其所撷取到的数据进行解译，且所需的剧本式语言需要事先花很多时间来建立。
(2)公知的序列式地址接口装置，在解译器进行解译时会占用一定程度的只读存储器/随机存取存储器的资源。
【发明内容】
因此本发明提供一种通过插入等待状态以延伸地址空间的装置，可使得装置(微控制器)在使用序列式总线时，不需加装解译器，节省了微控制器的资源与制造成本，另外还可将具变化性的程序储存于外部存储器，以简化只读存储器。
本发明在提供一种通过插入等待状态以延伸地址空间的装置，此装置是利用当中央处理单元欲执行外部存储器的第一程序内指令时，存储器接口控制器对中央处理单元插入等待状态。
本发明在提供一种通过插入等待状态以延伸地址空间的装置的操作方法，是利用当所欲撷取的程序指令的地址位于预设地址范围之外时，则对中央处理单元的时脉信号插入等待状态，使其不再变换其状态，直至程序指令被撷取完毕。
本发明提出一种通过插入等待状态以延伸地址空间的装置，此装置包括只读存储器、中央处理单元以及存储器接口控制器。其中，此装置为一微控制器，且通过总线耦接至储存有第一程序的外部存储器。
依照本发明的较佳实施例所述，上述的只读存储器储存有第二程序。上述的中央处理单元为用来执行第一程序或第二程序。上述的存储器接口控制器在中央处理单元欲执行外部存储器的第一程序内的指令时，对中央处理单元插入等待状态。
依照本发明的较佳实施例所述，装置内的存储器接口控制器包括：存储器接口、范围检查器以及状态控制单元。上述的存储器接口为此装置与总线的传输接口。上述的范围检查器为判断中央处理单元所欲存取数据的地址是否位于预设范围，并选择性地发出范围检查信号。上述的状态控制单元当接收到范围检查信号时，即对中央处理单元插入等待状态。其中，当范围检查器判断得到中央处理单元所欲存取数据的地址位于外部存储器的地址范围或此地址落于只读存储器的地址范围外时，发出范围检查信号。
依照本发明的较佳实施例所述，此装置也可工作在征询模式，此时，存储器接口控制器还包括缓冲器与备妥旗标。上述的缓冲器为暂时储存通过总线所存取的外部存储器的数据。其中，缓冲器内含多个可储存1字节以上的缓存单元。上述的备妥旗标为接受中央处理单元的征询，当缓冲器已经正确地经由存储器接口存取外部存储器的数据时，中央处理单元则通过缓冲器正确存取数据。
其中，当中央处理单元将存储器接口设定为征询模式时，可使得状态控制单元不对中央处理单元插入等待状态，并通过执行一读取存储器指令来激活存储器接口控制器。
依照本发明的较佳实施例所述，上述的使用征询模式所存取的数据包括语音数据与歌曲数据。
依照本发明的较佳实施例所述，上述的外部存储器与存储器接口控制器间的传输方式为使用序列式传输且其两者间一次的数据传输量为单一位、二个位、半字节或一字节。
本发明提出一种通过插入等待状态以延伸地址空间的装置的操作方法，其操作方法首先为设定此装置的预设地址范围，接着由存储器接口控制器判断所欲撷取的程序指令的地址是否位于预设地址范围之内。如果存储器接口控制器判断得到所欲撷取的程序指令的地址位于预设地址范围之外时，存储器接口控制器即对中央处理单元插入等待状态，使中央处理单元的时脉信号不再变换其状态，直至程序指令被撷取完毕。反之，如果存储器接口控制器判断得到所欲撷取的程序指令的地址位于预设地址范围之内时，中央处理单元即直接撷取程序指令。最后，中央处理单元执行所撷取的程序指令，且不断重复以上步骤，直到执行被终止为止。
本发明因采用通过插入等待状态以延伸地址空间的装置，因此在装置(微控制器)耦接至外部存储器的总线时，可使用序列式总线，此序列式总线能让装置的接脚数为最少，且不需加装解译器，同时节省了微控制器的资源与制造成本。
【附图说明】
图1是依照本发明一较佳实施例的一种通过插入等待状态以延伸地址空间的装置与外部存储器的电路方框图。
图2是依照本发明一较佳实施例的一种通过插入等待状态以延伸地址空间的操作方法流程图。
图3是依照本发明一较佳实施例的一种实现状态控制单元的电路图。
图4是依照本发明一较佳实施例的一种状态控制单元的时序图。
图5是公知一种平行式地址接口的装置与外部存储器的电路方框图。
图6是公知另一种具解译器的序列式地址接口的装置与外部存储器的电路方框图。
110：通过插入等待状态以延伸地址空间的装置
112，512：中央处理单元
114，514：只读存储器
120：存储器接口控制器
122：范围检查器
124：缓冲器
126：备妥旗标
128：状态控制单元
130：存储器接口
140：总线
150：外部存储器
310：与门
320：或门
516：解译器
510：平行式地址接口的装置
540：平行式总线
610：具解译器的序列式地址接口的装置
640：序列式总线
s202～s212：各个流程步骤
【具体实施方式】
请参照图1，其为依照本发明一较佳实施例的一种通过插入等待状态以延伸地址空间的装置与外部存储器的电路方框图。在图1中，其包括通过插入等待状态以延伸地址空间的装置110、总线140与外部存储器150，且通过插入等待状态以延伸地址空间的装置110通过总线140耦接至外部存储器150。其中，如熟悉此技艺者可轻易知晓，通过插入等待状态以延伸地址空间的装置110可以是微控制器，且此微控制器可以任意拉长其时脉。而总线140可以是序列式总线，且通过插入等待状态以延伸地址空间的装置110与外部存储器150通过总线140的一次数据传输量可以是单一位、二个位、半字节或1字节。
在本实施例中，外部存储器150至少储存有第一程序，其中，如熟悉此技艺者可轻易知晓，第一程序可为汇编语言所撰写的程序，但不以此为限。
在本实施例中，通过插入等待状态以延伸地址空间的装置110的工作模式可分为等待模式与征询模式。为方便解说，以下先行解说等待模式，再解说征询模式。
在图1中，通过插入等待状态以延伸地址空间的装置110由中央处理单元112、只读存储器114与存储器接口控制器120组成。其中，如熟悉此技艺者可轻易知晓，中央处理单元112可以是型号6502的微处理器，但不以此为限。且存储器接口控制器120包括范围检查器122、缓冲器124、备妥旗标126、状态控制单元128与存储器接口130。
请继续参照图1，通过插入等待状态以延伸地址空间的装置110内的耦接关为中央处理单元112耦接至只读存储器114与存储器接口控制器120，而存储器接口控制器120内的耦接关系则为范围检查器122耦接至状态控制单元128、缓冲器124耦接至备妥旗标126与存储器接口130、备妥旗标126耦接至中央处理单元112、状态控制单元128耦接至中央处理单元112与存储器接口130。
在本实施例中，当在等待模式时，范围检查器122首先判断中央处理单元所欲存取数据的地址是否位于预设地址范围，当判断得知数据的地址位于外部存储器150的地址范围内或落于只读存储器114的地址范围外时，即发出范围检查信号至状态控制单元128。在状态控制单元128接收到存储器接口130传来的范围检查信号时，则对中央处理单元112插入等待状态，其中，可以在例如是中央处理单元112的主时脉信号为逻辑高准位时插入等待状态。
接着，当撷取完数据后即取消对中央处理单元112所插入的等待状态。
在本实施例中，当通过插入等待状态以延伸地址空间的装置处于征询模式时，存储器接口控制器120还包括有缓冲器124与备妥旗标126，其中，如熟悉此技艺者可轻易知晓，缓冲器124可以是具有多个缓存单元，且这些缓存单元均能个别储存一字节以上的数据的接收缓冲器，但不以此为限。
当装置110处于征询模式时，缓冲器124为暂时储存通过总线140所存取的外部存储器150的数据，而中央处理单元112则通过征询备妥旗标126，以使得当缓冲器124已经正确地经由存储器接口130存取外部存储器150的数据时，中央处理单元112能通过缓冲器124正确存取数据。其中，如熟悉此技艺者可轻易知晓，使用征询模式所存取的数据可以是语音数据或歌曲数据，但不以此为限。
在本发明的较佳实施例中，中央处理单元112将通过插入等待状态以延伸地址空间的装置110设定为征询模式时，可使得状态控制单元128将不会对中央处理单元112插入等待状态，且其将通过执行读取存储器指令来激活存储器接口控制器120。
在本发明的较佳实施例中，征询模式可于未影响中央处理单元的执行速度下，全速撷取数据。
请接着参考图3与图4，图3为依照本发明一较佳实施例的一种实现状态控制单元128的电路图，图4为依照本发明一较佳实施例的一种状态控制单元128的时序图。在图3中，此实现状态控制单元128的电路包括接收序列接口控制旗标与致能信号的与门310、接收系统时脉与等待信号的或门320以及耦接至或门320的例如是型号为6502微处理器的中央处理单元112。其中，序列接口控制旗标可以例如是本实施例中的范围检查信号。
请合并参照图3与图4，其中，当此装置于地址范围检查确认时，序列接口旗标变为逻辑低准位；当序列数据已经存取完毕时，序列接口旗标变为逻辑高准位。而致能信号在此装置设定为等待模式时发出高准位的致能信号，当设定为征询模式时，则发出低准位的致能信号。
当处于地址范围检查确认时(即当判断得知数据的地址位于外部存储器的地址范围内或落于只读存储器的地址范围外时)，序列接口控制旗标为逻辑低准位，在输入至与门310前经过反相，使得其变为逻辑高准位，而输入至与门310致能信号为高准位，则此时与门310输出的等待信号为逻辑高准位。而系统时脉与为逻辑高准位的等待信号经过或门320运算后，将输出一为逻辑高准位的微处理器时脉至中央处理单元112。此时的微处理器时脉将维持其高准位状态，不再变换。
当装置从地址范围检查确认变为序列数据已经存取完毕时，序列接口控制旗标将从逻辑低准位变为逻辑高准位，在输入至与门310前经过反相，使得其变为逻辑低准位，而输入至与门310致能信号则为低准位，则此时与门310输出的等待信号为逻辑低准位。接着，系统时脉与为逻辑低准位的等待信号经过或门320运算后，将输出与系统时脉同相的微处理器时脉至中央处理单元112。此时的微处理器时脉将从逻辑高准位变为与系统时脉同相。
请参考图2，其为依照本发明一较佳实施例的一种通过插入等待状态以延伸地址空间的操作方法流程图。
在本实施例中，其操作方法为首先为设定只读存储器的一预设地址范围(步骤s202)，接着由存储器接口控制器判断所欲撷取的程序指令的地址是否位于预设地址范围(步骤s204)。如果存储器接口控制器判断得到所欲撷取的程序指令的地址位于预设地址范围之外时，存储器接口控制器即对中央处理单元插入等待状态，使中央处理单元的时脉信号不再变换其状态，直至程序指令被撷取完毕(步骤s206)。反之，如果存储器接口控制器判断得到所欲撷取的程序指令的地址位于预设地址范围之内时，中央处理单元即直接撷取程序指令(步骤s212)。最后，中央处理单元执行所撷取的程序指令(步骤s208)，且不断重复以上步骤，直到执行被终止为止(步骤s210)。
综合以上所述，本发明的通过插入等待状态以延伸地址空间的装置与其操作方法具有下列优点：
(1)本发明的通过插入等待状态以延伸地址空间的装置与其操作方法，因使用序列式总线可使微控制器的接脚数为最少，以节省制造成本。
(2)本发明的通过插入等待状态以延伸地址空间的装置与其操作方法，可将例如是汇编语言的程序储存于外部存储器中，以简化微控制器内只读存储器。
(3)本发明的通过插入等待状态以延伸地址空间的装置与其操作方法，其微控制器不需特别加装解译器，节省微控制器的资源。