半导体器件、半导体器件的布线方法及制造方法.pdf

一种半导体器件的布线方法包括步骤(a)至(c)。步骤(a)检查将被布线的第一互连图形(11)和将被布线的第二互连图形(15)之间的关系，其中第二互连图形(15)的线宽比第一互连图形(11)的线宽更厚。步骤(b)当在相同的层中布线第一互连图形(11)和第二互连图形(15)并彼此连接时，参考对应于第一互连图形(11)和第二互连图形(15)之间连接的设计规则的布线规则。步骤(c)布线第一互连图形(11)和第二互连(15)，以便在基于布线规则定义的区域(17)中第一互连(11)不弯曲。

1、  一种半导体器件的布线方法，包括：
(a)检查将被布线的第一互连图形和将被布线的第二互连图形之间的关系，其中所述第二互连图形的线宽比所述第一互连图形的线宽厚；
(b)当在相同的层中布线所述第一互连图形和所述第二互连图形并彼此连接时，参考对应于所述第一互连图形和所述第二互连图形之间连接的设计规则的布线规则；以及
(c)布线所述第一互连图形和所述第二互连，以便在基于所述布线规则定义的区域中所述第一互连不弯曲。

2、  一种半导体器件的布线方法，包括：
(d)布线第一互连图形和第二互连图形，其中所述第二互连的线宽比所述第一互连图形的线宽厚；
(e)检查在布线所述第二互连的层中所述第一互连图形是否与所述第二互连图形连接；
(f)检查在基于设计规则的布线规则定义的区域中所述第一互连图形是否弯曲；以及
(g)基于所述布线规则重布线所述第一互连图形，以便所述第一互连图形在所述区域中不弯曲。

3、  根据权利要求1或2的半导体器件的布线方法，其中所述的布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则，
所述厚互连图形的线宽比所述薄互连图形的线宽更厚，以及
所述薄互连图形与所述厚互连图形的所述边缘连接。

4、  根据权利要求3的半导体器件的布线方法，其中所述第一距离是从所述厚互连图形延伸的间距。

5、  一种包含在计算机-可读介质上的计算机程序产品，且包括执行时使得计算机执行下列步骤的代码：
(a)检查将被布线的第一互连图形和将被布线的第二互连图形之间的关系，其中所述第二互连图形的线宽比所述第一互连图形的线宽厚；
(b)当在相同的层中布线所述第一互连图形和所述第二互连图形并彼此连接时，参考对应于所述第一互连图形和所述第二互连图形之间连接的设计规则的布线规则；以及
(c)布线所述第一互连图形和所述第二互连，以便在基于所述布线规则定义的区域中所述第一互连不弯曲。

6、  一种包含在计算机-可读介质上的计算机程序产品，且包括执行时使得计算机执行下列步骤的代码：
(d)布线第一互连图形和第二互连图形，其中所述第二互连的线宽比所述第一互连图形的线宽厚；
(e)检查在布线所述第二互连的层中所述第一互连图形是否与所述第二互连图形连接；
(f)检查在基于设计规则的布线规则定义的区域中所述第一互连图形是否弯曲；以及
(g)基于所述布线规则重布线所述第一互连图形，以便在所述的区域中所述第一互连图形不弯曲。

7、  根据权利要求5或6的计算机程序产品，其中所述的布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则，
所述厚互连图形的线宽比所述薄互连图形的线宽更厚，以及所述薄互连图形与所述厚互连图形的所述边缘连接。

8、  根据权利要求7的计算机程序产品，其中所述第一距离是从所述厚互连图形延伸的间距。

9、  一种半导体器件的制造方法，包括：
(h)基于电路图数据、逻辑单元/逻辑块数据和设计规则数据放置第一半导体器件的逻辑单元；
(i)基于半导体器件的布线方法布线所述第一半导体器件的互连；
(j)通过检查所述逻辑单元和所述互连完成所述第一半导体器件的布局设计；以及
(k)露出覆盖半导体衬底上的薄膜的抗蚀剂膜，以使光通过基于所述布局设计制备的掩模，
其中半导体器件的所述布线方法，包括：
(l)检查将被布线的第一互连图形和将被布线的第二互连图形之间的关系，其中所述第二互连图形的线宽比所述第一互连图形的线宽厚，
(m)当在相同的层中布线所述第一互连图形和所述第二互连图形并彼此连接时，参考对应于所述第一互连图形和所述第二互连图形之间连接的设计规则的布线规则，以及
(n)布线所述第一互连图形和所述第二互连，以便在基于所述布线规则定义的区域中所述第一互连不弯曲。

10、  一种半导体器件的制造方法，包括：
(o)基于电路图数据、逻辑单元/逻辑块数据和设计规则数据放置第一半导体器件的逻辑单元；
(p)基于半导体器件的布线方法布线所述第一半导体器件的互连；
(q)通过检查所述逻辑单元和所述互连完成所述第一半导体器件的布局设计；以及
(r)露出覆盖半导体衬底上的薄膜的抗蚀剂膜，以使光通过基于所述布局设计制备的掩模，
其中半导体器件的所述布线方法，包括：
(s)布线第一互连图形和第二互连图形，其中所述第二互连图形的线宽比所述第一互连图形的线宽厚，
(t)检查在布线所述第二互连的层中所述第一互连图形是否与所述第二互连图形连接，
(u)检查在基于设计规则的布线规则定义的区域中所述第一互连图形是否弯曲，以及
(v)基于所述布线规则重布线所述第一互连图形，以便在所述的区域中所述第一互连图形不弯曲。

11、  根据权利要求9或10的半导体器件的制造方法，其中所述的布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则，
所述厚互连图形的线宽比所述薄互连图形的线宽更厚，以及
所述薄互连图形与所述厚互连图形的所述边缘连接。

12、  根据权利要求11的半导体器件的制造方法，其中所述第一距离是从所述厚互连图形延伸的间距。

13、  一种半导体器件，包括：
第一薄互连图形；以及
厚互连图形，在所述厚互连图形边缘与与所述第一薄互连图形连接，
其中所述厚互连图形的线宽比所述第一薄互连图形的线宽更厚，
所述第一互连图形和所述第二互连图形布线在相同的层中，以及
所述第一薄互连图形具有从所述边缘超出第一距离的弯曲部分。

14、  根据权利要求13的半导体器件，还包括：
延伸至平行于厚互连图形的方向的第二薄互连图形，
其中所述第二薄互连图形布线在与所述厚互连图形最靠近的一个网格线上，
所述网格线对于布线互连是预定的，以及
所述第二薄互连图形围绕对应于所述边缘和所述弯曲部分的区域不绕道。

15、  根据权利要求13或14的半导体器件，其中所述第一距离是从所述厚互连图形延伸的间距。

半导体器件、半导体器件的布线方法及制造方法
技术领域
本发明涉及半导体器件、半导体器件的布线方法和制造方法。更具体，本发明涉及其中可以适当地布线互连的半导体器件、可以适当地布线半导体器件互连的半导体器件的布线方法和制造方法。
背景技术
在大规模集成电路(LSI)的布局设计中，自动地放置逻辑单元和逻辑块(以下称为逻辑单元/块)和布线互连的布局和布线系统是巳知的(例如，日本专利3390393)。以CAD(计算机辅助设计)系统例示布局和布线系统。例如，下面进行用于使用布局和布线系统的布局和布线操作。首先，它读取与设计目标的LSI电路图相关的数据、库中准备的逻辑单元/逻辑块数据以及与设计规则相关的数据。接下来，它基于各自读取的数据放置逻辑单元/逻辑块。然后，它基于各自读取的数据布线放置的逻辑单元/逻辑块中的互连。此后，它验证布局和布线中是否有任何麻烦，且必要时进行重布局和重布线。最后，它基于布局和布线系统的数据产生与对应于构成LSI的各个层中的图形的整个芯片的布线相关的布线图数据。
在下面例示了自动地放置和布线的那些。那些是：薄互连、厚互连和宏(逻辑单元/逻辑块)。薄互连的线宽是薄的且以信号互连例示。厚互连的线宽比薄互连的线宽厚且例示为电源互连和接地互连。宏(逻辑单元/逻辑块)例示为存储器。这里，作为一个例子解释连接薄互连和厚宽度图形的情况。厚宽度图形与薄互连相比较具有厚的宽度，如宏和厚互连。
图1示出了常规布局和布线中的薄互连和厚宽度图形之间连接的布局示图的例子。沿X轴方向中的网格线121和Y轴方向中的网格线122分别布线互连A 111和互连B 112。互连A 111(互连A 111-1至111-3)的一端连接到厚宽度图形115的一端。基于设计规则围绕厚宽度图形115提供厚宽度间距区域117。
基于预定的设计规则，在连接到厚宽度图形115的部分的附近布线互连A 111。设计规则是最小间距规则。该规则是当连接到厚宽度图形(115)的互连(111)在与厚宽度图形(115)相同层中弯曲时，互连(111)在与厚宽度图形(115)相距最小间距(119)或更多的位置处弯曲。该最小间距规则，例如能够防止微负载效应的影响。
这里，微负载效应意味着光刻法中的刻蚀麻烦现象。该现象是由当同时刻蚀具有高密度的图形和具有低密度的图形时，根据位置刻蚀方式不同的事实引起的。在图1的例子中，在厚宽度图形115和互连A111之间的连接部分中容易发生这种效应。为此，应用最小间距规则。
在图1情况下，在布线中，在尽可能靠近厚宽度图形115布线互连A 111之后，两者相互连接。为此，弯曲点不可避免地位于最小间距119的距离处。然后，在由连接部分(预定距离Y＞最小间距119)限定的预定距离内放置连接到厚宽度图形115的互连A 111-1至A 111-2。在此情况下，根据设计规则，厚宽度图形115的最小间距规则应用于互连A111-1至A 111-2。亦即，围绕互连A 111-1至A 111-2也扩大用于厚宽度图形115的厚宽度间距区域117。
因为该设计规则，互连B112不能进入厚宽度间距区域117。为此，沿网格线Tx5-Ty1-Tx6-Ty6-Tx5布线互连B 112。亦即，互连B 112被布线，以便在至厚宽度图形115的连接部分附近围绕厚宽度间距区域117绕道。因此，互连B 112被布线，以便围绕互连A 111-2绕道，尽管它仅布线在栅格线Tx5上，在设计上也不存在问题。因此，不仅减小了布线资源(布线区)，而且互连长度变长。
因此，在厚宽度图形115和互连A 111之间的连接部分中，存在厚宽度间距区域117比必要的间距区域更宽的可能性。需要一种技术，用于适当地设置区域，以调节厚宽度图形和薄互连之间的连接部分中的布线。希望一种技术，用于在厚宽度图形和薄互连之间的连接区域附近适当地设置互连布局。以及，希望一种技术，用于在厚宽度图形和薄互连之间的连接区域附近适当地设置布线区域并防止互连长度比必要的长度更长。
在上述的日本专利No.3390393中，公开了布局和布线系统的布线方法。该布局和布线系统的布线方法用预定的间距在栅格上布线互连。在库中注册通路单元且包括矩形通路、覆盖矩形通路的下互连层和上互连层。该布线方法包括以下步骤：检测互连之间的间距小于在没有极限的面对互连长度内的最小间距且当在相互面对的相邻栅格上放置通路单元时，等于或超过短延伸间距允许某一间距在面对互连长度的某一极限内；产生修改通路余量的通路单元数据，以便当通路单元彼此面对放置时，该间距可以满足最小间距，没有面对互连长度地极限；以及基于通路单元数据通过布局和布线系统放置和布线之后，代替通路单元数据为对应于通路单元的布线图数据。
发明内容
因此，本发明的目的是提供一种半导体器件的布线方法和制造方法，以及通过使用半导体器件的布线方法和制造方法制造的半导体器件，每个方法适当地设置该区域，以调节厚宽度图形和薄互连之间的连接部分中的互连，在可靠性和稳定性方面没有任何减小。
本发明的另一目的是提供一种半导体器件的布线方法和制造方法以及通过使用半导体器件的布线方法和制造方法制造的半导体器件，每个方法适当地设置厚宽度图形和薄互连之间的连接区域附近的互连布局，在可靠性和稳定性方面没有任何减小。
本发明的再一目的是提供一种半导体器件的布线方法和制造方法以及通过使用半导体器件的布线方法和制造方法制造的半导体器件，每个方法适当地保留厚宽度图形和薄互连之间的连接区域附近的布线区域，在可靠性和稳定性方面没有任何减小，且防止互连长度比需要的长度更长。
本发明的又一目的是提供一种半导体器件的布线方法和制造方法以及通过使用半导体器件的布线方法和制造方法制造的半导体器件，每个方法可以增加互连密度和减小芯片面积，在可靠性和稳定性方面没有任何下降。
通过参考下列说明书和附图容易获悉本发明的这些和其他目的、特点和优点。
为了实现本发明的一个方面，本发明提供一种半导体器件的布线方法，包括：(a)检查将被布线的第一互连图形和将被布线的第二互连图形之间的关系，其中第二互连图形的线宽比第一互连图形的线宽厚；(b)当在相同的层中布线第一互连图形和第二互连图形并彼此连接时，参考对应于第一互连图形和第二互连图形之间连接的设计规则的布线规则；以及(c)布线第一互连图形和第二互连，以便在基于布线规则定义的区域中第一互连不弯曲。
在半导体器件的布线方法中，布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则。厚互连图形的线宽比薄互连图形的线宽更厚。薄互连图形与厚互连图形的边缘连接。
在半导体器件的布线方法中，第一距离是从厚互连图形延伸的间距。
为了实现本发明的一个方面，本发明提供一种半导体器件的布线方法，包括：(d)布线第一互连图形和第二互连图形，其中第二互连的线宽比第一互连图形的线宽厚；(e)检查在布线第二互连的层中第一互连图形是否与第二互连图形连接；(f)检查在基于设计规则的布线规则定义的区域中第一互连图形是否弯曲；以及(g)基于布线规则重布线第一互连图形，以便在该区域中第一互连图形不弯曲。
在半导体器件的布线方法中，布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则。厚互连图形的线宽比薄互连图形的线宽更厚。薄互连图形与厚互连图形的边缘连接。
在半导体器件的布线方法中，第一距离是从厚互连图形延伸的间距。
为了实现本发明的另一方面，本发明提供一种包含在计算机-可读介质上的计算机程序产品且包括执行时使计算机执行下列步骤的代码：(a)检查将被布线的第一互连图形和将被布线的第二互连图形之间的关系，其中第二互连图形的线宽比第一互连图形的线宽厚；(b)当在相同的层中布线第一互连图形和第二互连图形并彼此连接时，参考对应于第一互连图形和第二互连图形之间连接的设计规则的布线规则；以及(c)布线第一互连图形和第二互连，以便在基于布线规则定义的区域中第一互连不弯曲。
在该计算机程序产品中，布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则。厚互连图形的线宽比薄互连图形的线宽更厚。薄互连图形与厚互连图形的边缘连接。在计算机程序产品中，第一距离是从厚互连图形延伸的间距。
为了实现本发明的另一方面，本发明提供一种包含在计算机-可读介质上的计算机程序产品且包括执行时使计算机执行下列步骤的代码：(d)布线第一互连图形和第二互连图形，其中第二互连的线宽比第一互连图形的线宽厚；(e)检查在布线第二互连的层中第一互连图形是否与第二互连图形连接；(f)检查在基于设计规则的布线规则定义的区域中第一互连图形是否弯曲；以及(g)基于布线规则重布线第一互连图形，以便第一互连图形在该区域中不弯曲。
在计算机程序产品中，布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则。厚互连图形的线宽比薄互连图形的线宽更厚。薄互连图形与厚互连图形的边缘连接。
在计算机程序产品中，第一距离是从厚互连图形延伸的间距。
为了实现本发明的再一方面，本发明提供一种半导体器件的制造方法，包括：(h)基于电路图数据、逻辑单元/逻辑块数据和设计规则数据放置第一半导体器件的逻辑单元；(i)基于半导体器件的布线方法布线第一半导体器件的互连；(j)通过检查逻辑单元和互连完成第一半导体器件的布局设计；以及(k)露出覆盖半导体衬底上的薄膜的抗蚀剂膜，以使光通过基于布局设计制备的掩模。该半导体器件的布线方法，包括：(1)检查将被布线的第一互连图形和将被布线的第二互连图形之间的关系，其中第二互连图形的线宽比第一互连图形的线宽厚，(m)当在相同的层中布线第一互连图形和第二互连图形并彼此连接时，参考对应于第一互连图形和第二互连图形之间连接的设计规则的布线规则，以及(n)布线第一互连图形和第二互连，以便第一互连在基于布线规则限定的区域中不弯曲。
在半导体器件的制造方法中，布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则。厚互连图形的线宽比薄互连图形的线宽更厚。薄互连图形与厚互连图形的边缘连接。
在半导体器件的制造方法中，第一距离是从厚互连图形延伸的间距。
为了实现本发明的再一方面，本发明提供一种半导体器件的制造方法，包括：(o)基于电路图数据、逻辑单元/逻辑块数据和设计规则数据放置第一半导体器件的逻辑单元；(p)基于半导体器件的布线方法布线第一半导体器件的互连；(q)通过检查逻辑单元和互连完成第一半导体器件的布局设计；以及(r)露出覆盖半导体衬底上的薄膜的抗蚀剂膜，以允许光通过基于布局设计制备的掩模。该半导体器件的布线方法，包括：(s)布线第一互连图形和第二互连图形，其中第二互连图形的线宽比第一互连图形的线宽厚，(t)检查在布线第二互连的层中第一互连图形是否与第二互连图形连接，(u)检查在基于设计规则的布线规则定义的区域中第一互连图形是否弯曲，以及(v)基于布线规则重布线第一互连图形，以便第一互连图形在该区域中不弯曲。
在半导体器件的制造方法中，布线规则是限制薄互连图形在与厚互连图形的边缘相距的第一距离内具有弯曲部分的规则。厚互连图形的线宽比薄互连图形的线宽更厚。薄互连图形与厚互连图形的边缘连接。
在半导体器件的制造方法中，第一距离是从厚互连图形延伸的间距。
为了实现本发明的又一方面，本发明提供一种半导体器件，包括，第一薄互连图形和厚互连图形。该厚互连图形在厚互连图形的边缘与第一薄互连图形连接。厚互连图形的线宽比第一薄互连图形的线宽更厚。第一互连图形和第二互连图形布线在相同的层中。第一薄互连图形具有超出边缘第一距离的弯曲部分。
该半导体器件还包括延伸至平行于厚互连图形方向的第二薄互连图形，第二薄互连图形布线在最靠近厚互连图形的一个网格线上。网格线对于布线互连是预定的。第二薄互连图形围绕对应于边缘和弯曲部分的区域不绕道。
在该半导体器件中，第一距离是从厚互连图形延伸的间距。
图1示出了常规布局和布线中的薄互连和厚宽度图形之间连接的布局示图的例子；
图2示出了在本发明的实施例中的布局和布线系统的结构示图；
图3是应用本发明的半导体器件的布线方法的半导体器件的布局示图的例子；
图4是本发明中半导体器件的布线方法的实施例流程图；
图5示出了图4中的步骤S03的流程图；
图6示出了图4中的步骤S04的流程图；以及
图7是本发明中半导体器件的制造方法的实施例流程图；
下面参考附图描述根据本发明的半导体器件、半导体器件的布线方法和制造方法的实施例。
首先，参考附图描述实施例中的布局和布线系统的结构，该布局和布线系统的结构应用本发明的半导体器件的布线方法。
图2示出了该实施例中的布局和布线系统的结构示图。该布局和布线系统10包括布局和布线设备1和设计数据库9。
设计数据库9是例示为工作站和个人电脑的信息处理器。它包括作为数据的电路图数据文件2、逻辑单元/逻辑块库3和设计规则文件4和与数据相关的计算机程序。电路图数据文件2包括表示构成设计目标的LSI的各个逻辑单元/逻辑块的端子之间连接关系的连接数据。逻辑单元/逻辑块库3包括与逻辑单元相关的数据，如通路和NAND门以及与逻辑块相关的数据，以实现复杂逻辑功能如存储宏。设计规则文件4包括在放置和布线中以及检查和检验中使用的设计规则，如每个互连层中的布线间距、互连宽度和最小间距以及构成通路单元的各个元件的尺寸。与本发明相关的布线规则存储在设计规则文件4中。
布局和布线设备1是例示为工作站和个人电脑的信息处理器。作为计算机程序它包括预处理单元6、布局和布线单元7以及布局和布线检查单元8。布局和布线设备1和设计数据库9可通信地连接。从简化系统、节省空间和节省其成本的观点两者都可以被集成到一个单元中。
预处理单元6从电路图数据文件2读取构成设计目标LSI的各个单元/逻辑块的端子之间的连接数据。此外，它从逻辑单元/逻辑块库3读取与设计目标LSI中使用的逻辑单元/逻辑块相关的布线图数据。此外，它读取放置和布线中和检查和检验中使用的设计规则，如每个互连层中的布线间距、互连宽度和最小间距以及构成通路单元的各个元件的尺寸。该设计规则包括与本发明相关的布线规则。
布局和布线单元7基于读数据准备用于布局和布线的数据并执行布局和布线。此时，与本发明相关的布线规则应用于布局和布线。然后，布局和布线单元7输出布局和布线的执行结果至布局和布线检查单元8。
布局和布线检查单元8检查并验证布局和布线的执行结果。在验证(检查)的时候，可以使用与本发明相关的布线规则。如果它没有发现任何麻烦或缺陷，在将布局和布线的执行结果转变为布线图数据之后，它输出布线图数据作为布局和布线结果输出文件5。如果它发现麻烦或缺陷，通过布局和布线检查单元8或输入/编辑单元(未示出)进行麻烦(缺陷)点的改进和布局和布线的重执行。然后，再次执行验证(检查)。
图3是应用本发明的半导体器件的布线方法的半导体器件的布局示图的例子。图3示出厚宽度图形15和薄互连A 11之间的连接部分，其中本发明应用于图1的情况(厚图形115和薄互连A 111)。分别沿X轴方向中的一个网格线21和Y轴方向中的一个网格线22布线薄互连A11和薄互连12。薄互连A 11包括薄互连A 11-1至11-3、弯曲点11-4和连接点11-5。在连接点11-5处薄互连A 11连接到厚宽度图形15的端点15-1。围绕厚宽度图形15保留基于设计规则的厚宽度间距区域17。在端点15-1的一侧上厚宽度间距区域17被扩大对应于超出弯曲点11-4的厚宽度间距17a的量。
这里，薄互连A 11和薄互连B 12的线宽比厚宽度图形15的线宽更薄。薄互连A 11和互连B 12例示为信号互连。厚宽度图形15例示为电源互连和接地互连。厚宽度图形15可以例示为宏(逻辑单元/逻辑块)如存储器和其端子。厚宽度图形15的宽度等于薄互连的宽度的几倍至几十倍。
基于预定的设计规则(布线规则)，在连接部分至厚宽度图形15的附近布线薄互连A 11。该布线规则表示当连接到厚宽度图形(15)的薄互连(11)在与厚宽度图形(15)相同的层中弯曲时，弯曲点(11-4)位于与厚宽度图形(15)的端点(15-1)相距预定距离X(30)的位置处。在此情况下，在薄互连(11-1)中从弯曲点(11-4)到连接点(11-5)的部分变为直线。
这种布线规则对于厚宽度图形115的最小间距规则应用于图1中的薄互连A 111-1至111-2的情况是有效的。亦即，它希望应用于使用这种最小间距规则作为设计规则并进行布局和布线的情况。例如，该情况是互连由铜构成。
作为预定距离X30，可以使用称为设计规则上的“与厚宽度图形相距的延伸相关的间距”的值。该值意味当薄互连(11)从厚宽度图形(15)延伸时，来自薄互连(11)的连接点(11-5)的路线(长度)。如果从厚宽度图形延伸的薄互连超出该值，最小间距规则不被应用于薄互连。通常，该值不用作(直线)距离而是用作路线(长度、路程)。在该路线的中间可能有弯曲部分。但是，在该实施例的情况下，如果在中间有弯曲部分，这是不合乎需要的，因为在薄互连B 12的一侧上宽度间距区域17被放大，如图1的情况所示。因此，薄互连A 11-1定义为具有预定距离X 30或更多的直线。因此，厚宽度图形15的最小间距规则不应用于薄互连A 11-1，以便厚宽间距区域17决不被放大超过需要的区域。因此，不会减小布线资源(布线区域)以及互连长度决不比需要的长度更长。
但是，如果它对宽度间距区域17没有影响(例如，如果厚宽度图形15与薄互连A 11相比相对更大)，那么尽管在中间有弯曲点也没有问题。
在此情况下，根据设计规则，厚宽度图形15的最小间距规则不应用于薄互连A 11-1至A 11-2。亦即，不围绕薄互连A 11-1至11-2放大用于厚宽度图形15的厚宽度间距区域17。则，在端点15-1的侧边上，厚宽度间距区域17属于小于距端点15-1的预定距离X 30(延伸距离：与距厚宽度图形的延伸相关的间距)的范围。亦即，与常规情况(图1)相比较，在端点15-1的一侧上厚宽度间距区域17的范围可以制得窄。根据布线规则，薄互连A 11被布线，以便在该范围中没有弯曲点11-4。
根据设计规则，薄互连B 12不能进入厚宽度间距区域17。薄互连B 12被布线在网格线Tx5上，以便它满足最小间距规则且它不进入厚宽度间距区域17。亦即，薄互连B 12不需要采取如常规情况(图1)中绕道的路径(Tx5-Ty1-Tx6-Ty6-Tx5)。因此，与常规情况(图1)相比较，增加了布线资源(布线区域)和也缩短了互连长度。
因此，对薄互连A 11、A 12、B 12和厚宽度图形15的可靠性和稳定性没有任何坏的影响，与图1的情况相比较可以增大布线资源(布线区域)。则，可以防止薄互连的长度比需要的长度更长，且增加互连密度和进一步减小芯片面积。
厚宽度间距区域17等于由普通布线占据的区域的几倍至几十倍。根据本发明，可以抑制厚宽度间距区域17，由此除去对应于抑制区域的绕道路径。
下面参考附图描述本发明中的半导体器件的布线方法的实施例(布局和布线系统的操作)。
图4是本发明中的半导体器件的布线方法的实施例流程图。
(1)步骤S01：读取库数据
预处理单元6从电路图数据文件2、逻辑单元/逻辑块库3和设计规则文件4读取数据。该数据涉及电路图、端子之间的连接关系、待放置的逻辑单元/逻辑块、布线间距、互连宽度、互连之间的最小间距、通路的边长、构成通路单元的各个元件的尺寸、与本发明相关的布线规则等。然后，预处理单元6设置用于布局和布线的规则。
(2)步骤S02：放置逻辑单元/逻辑块
布局和布线单元7在LSI芯片上自动地放置电路图中描述的基本单元(逻辑单元)和逻辑块。
(3)步骤S03：布线逻辑单元/逻辑块中的互连
布局和布线单元7根据设置的布局和布线规则自动地布线各个逻辑单元/逻辑块的端子中的互连。在该步骤，可以使用与本发明相关的布线规则。
(4)步骤S04：验证(检查)布局和布线
布局和布线检查单元8检查和验证是否有缺陷，如未放置逻辑块、未连接互连、互连中的短路等。在该步骤，可以使用与本发明相关的布线规则。如果它发现缺陷，通过布局和布线检查单元8或属于布局和布线单元7的输入/编辑单元进行缺陷点的改进和布局和布线的重执行。
(5)步骤S05：输出布局和布线结果
如果布局和布线检查单元8在步骤S04没有发现任何缺陷，它将布局和布线的执行结果数据(布局和布线系统10的数据)转变为对应于构成LSI的每个层图形的布线图数据。然后，它输出布线图数据作为布局和布线结果输出文件5。
在执行上述处理之后结束布局和布线处理。
下面参考附图描述在步骤S03应用与本发明相关的布线规则的半导体器件的布线方法。图5示出了图4中的步骤S03的流程图。
(1)步骤S21
布局和布线单元7判断在步骤S01中的设置的布局和布线规则中是否定义了预定的设计规则(布线规则)。该布线规则表示如果连接到厚宽度图形的薄互连在与厚宽度图形相同的层中弯曲，那么弯曲点应该位于与厚宽度图形的端点相距预定距离X(30)的位置处。
(2)步骤S22
如果在布局和布线规则(步骤S21：是)中定义了布线规则，那么布局和布线单元7判断在布线处理中薄互连是否连接到厚宽度图形。
(3)步骤S23
如果在布线处理(步骤S22：是)中薄互连连接到厚宽度图形，那么布局和布线单元7判断在布线处理中薄互连是否在与布线厚宽度图形的层相同的层中弯曲。
(4)步骤S24
如果在布线处理中(步骤S23：是)薄互连在与设置厚宽度图形的层相同的层中弯曲，那么布局和布线单元7在距连接点距离X(距离30)处设置薄互连的弯曲位置(点)。
(5)步骤S25
如果在布局和布线规则中未定义布线规则(步骤S21：否)、如果在布线处理中薄互连未连接到厚宽度图形(步骤S22：否)、以及如果在布线处理中薄互连没有在与设置厚宽度图形的层相同的层中弯曲(步骤S23：否)，那么布局和布线单元7将通常的最小间距规则应用于薄互连的弯曲位置(点)。
(6)步骤S26
在上述处理之后，布局和布线单元7根据设置的布局和布线规则自动地布线各个逻辑单元/逻辑块的端子中剩下的互连。
根据本发明，如图1所示的常规布线可以转变为如图3所示的布线。因此，减小了厚宽度间距区域17，增加了布线资源(布线区域)且可以缩短互连长度。
与本发明相关的布线规则可以应用在步骤S04中。下面参考附图描述那种情况。图6示出了图4中的步骤S04的流程图。这里，显示了与布线相关的流程图。
(1)步骤S41
布局和布线检查单元8检查在步骤S03中的允许错误之下执行的初始布线上的互连中是否有布线错误。此时涉及的设计规则(错误的定义)包括本发明的预定布线规则。该布线规则表示如果连接到厚宽度图形的薄互连在与厚宽度图形相同的层中弯曲，那么弯曲点应该位于与厚宽度图形的端点(连接点)相距预定距离X(30)的位置处。如果没有布线错误，结束布局和布线结果中的布线验证(检查)。
(2)步骤S42
布局和布线检查单元8计算与其中发生布线错误的每个电路网络(网点)相关的布线成本。根据布线距离的长度极限、待优先布线的互连、路径搜索(最短路径)等计算该成本。
(3)步骤S43
布局和布线检查单元8列出其中布线错误发生和它们的成本的电路网络(网点)。它定义列出的电路网络为组N。
(4)步骤S44
布局和布线检查单元8按成本顺序重新布置属于组N(列表)的电路网络(网点)n。
(5)步骤S45
布局和布线检查单元8基于设计规则(错误的定义)根据组N(列表)的顺序重布线各个网点n。然后，处理返回步骤S41。
步骤S41至S45可以被重复，直到布线错误被完全除去，步骤S41至S45可以在预定时期结束或可以在执行其预定数目之后结束。
此外，在本发明的这些情况下，类似于图5的情况，如图1所示的常规布线可以转变为如图3所示的布线。因此，减小了厚宽度间距区域17，增加了布线资源(布线区域)和可以缩短互连长度。
在本发明的半导体器件的布线方法中可以执行步骤S21至S26和步骤S41至S45的任意一个或两个。
下面参考附图描述本发明中的半导体器件的制造方法。这里，该制造方法使用由如上所述的本发明中的半导体器件的布线方法产生的半导体器件的布局。图7是本发明中的半导体器件的制造方法的实施例的流程图。
(1)步骤S51
进行上述步骤S01至S05(包括步骤S21至S26和步骤S41至S45的至少一个)，以获得和布线结果输出文件5。亦即，通过用于半导体器件的布局和布线处理完成半导体器件的布局设计。
(2)步骤52
基于步骤S51中的布局设计设计半导体制造工艺中使用的掩模。然后，根据该设计制造掩模。对于在该步骤设计和制造掩模的方法没有限制。这里，例如，可以使用常规方法。
(3)步骤S53
步骤S52制造的掩模用于在半导体衬底上制造半导体器件。如果使用上述掩模，那么对用于半导体器件的制造工艺没有限制。例如可以使用该方法，如常规薄膜形成工艺、光刻工艺等。该光刻工艺包括以下步骤：露出覆盖半导体衬底上的薄膜的抗蚀剂膜以使光通过基于步骤S51中的布局设计制备的上述掩模。
如步骤S51至S53所解释本发明的半导体器件可以被制造。此外，在此情况下，减小了厚宽度间距区域17，增加了布线资源(布线区域)和可以缩短互连长度。因此，在可靠性和稳定性方面没有任何减小，它可以增加互连密度和减小半导体(LSI)芯片面积。