测试掩模结构.pdf

本发明涉及一种测试掩模结构。本发明的测试掩模结构包含有至少一个与最终产品成固定比例的阵列图样区域，该阵列图样区域依据所述固定比例具有第一图样密度；以及至少一个具有第二图样密度的测试掩模区域。本发明之测试掩模结构系根据该第一图样密度以及该第二图样密度来调整阵列图样区域之面积与测试掩模区域之面积，以获得所需之图样密度。

1.  一种测试掩模结构，包含有：
至少一个与最终产品线宽与间隔等比例且成固定比例之阵列图样区域，该阵列图样区域依据该固定比例具有第一图样密度；以及
至少一个测试掩模区域，具有第二图样密度，
其中根据该第一图样密度以及该第二图样密度来调整阵列图样区域的面积与测试掩模区域的面积，以获得所需之图样密度。

2.  如权利要求1所述的测试掩模结构，其中该测试掩模区域系呈现十字型，而阵列图样区域分成四个部分分布于该十字型测试掩模区域的周围。

3.  如权利要求1所述的测试掩模结构，其中该阵列图样区域的面积与测试掩模区域的面积按照下式调整：
所需之图样密度＝(结构总面积中阵列图样区域面积之比例x第一密度)+(结构总面积中测试掩模区域面积之比例x第二密度)。

4.  如权利要求1所述的测试掩模结构，其中该测试掩模区域使用测试掩模。

测试掩模结构
技术领域
本发明涉及一种半导体制作工艺，更明确地涉及一种用于提高蚀刻精确度的测试掩模结构。
背景技术
在半导体装置的制作工艺中，集成电路各部件的形成需大量利用掩模蚀刻的技术。然而在图样设定、制作掩模、曝光、显影、成像到最后蚀刻完成等各步骤中，会因为材料、实际操作之误差等等因素，而无法将所预定之临界尺寸在每个步骤中都百分之百维持。举例来说，以180nm尺寸的图样为例，最初设计布局的设定线宽均为180nm，然而，为了后续可能产生的误差，因此在制作掩模时，在图样密度高的部分维持为线宽180nm，而在中密度的部分，将掩模的线宽临界尺寸放大为200nm，而低密度的部分，则将掩模的线宽临界尺寸放大为220nm，以期望在最后蚀刻出来的图样中，各种密度的区域的线宽均能维持在180nm。但是，有可能最终蚀刻出来的图样，在中密度的区域，线宽是190nm，而低密度区域的线宽为200nm，因此就需要去调整掩模各区域线宽的设定，例如掩模的中密度区域的线宽调整为190nm，而低密度区域的线宽调整为200nm。为了决定生产时掩模所需的各线宽设定，在制造之前，需要利用测试掩模进行测试以了解从应用掩模到蚀刻完成所会造成的偏差。
图1显示目前一般所使用的测试掩模之结构，图样的密度分布是从一侧到另一侧由高渐低。以一片110nm版的测试掩模而言，其图案之整体密度为32.2％。
然而，对于110nm尺寸的实际产品来说，图样的密度为大约50％，通常为45～48％。由于图样密度的差异，以致利用测试掩模所做的裕度调整有失准确，造成最终蚀刻出来的产品的轮廓劣化。
因此，需要一种克服上述问题的解决之道。
发明内容
本发明的一个目的为提供一种测试掩模结构，可调整结构中各区域的面积比例组合以达到所需之预定图样密度。
根据本发明的另一方面，测试掩模结构包含有至少一个与最终产品成固定比例的阵列图样区域，而依据该固定比例具有第一图样密度；以及至少一个测试掩模区域，具有第二图样密度，其中根据该第一图样密度以及该第二图样密度来调整阵列图样区域的面积与测试掩模区域的面积，以获得所需的图样密度。
根据本发明的另一方面，该测试掩模结构中的测试掩模区域呈现十字型，而阵列图样区域分成四个部分分布于该十字型测试掩模区域的周围。
根据本发明的又一方面，该测试掩模结构中的阵列图样区域的面积与测试掩模区域的面积依照下式进行调整：
所需之图样密度＝(结构总面积中阵列样区域面积之比例×第一密度)+(结构总面积中测试掩模区域面积之比例×第二密度)。
附图说明
下列图式中，并非依照实际尺寸比例绘制，仅为显示各部分相关的关系，此外，相同的附图标记表示相同的部分。
图1为显示现有技术中的测试掩模的示意图；以及
图2为显示根据本发明的测试掩模结构的示意图。
附图标记说明：
12    1∶1产品阵列图样区域
14    1∶1产品阵列图样区域
16    1∶1产品阵列图样区域
18    1∶1产品阵列图样区域
20    现有的测试掩模区域
具体实施方式
将参照图式详细说明本发明的方法。
根据本发明，一种新颖的测试掩模结构是利用与最终产品的比例为1∶1的阵列图样与现有的测试掩模图样依照特定面积比例组合以达到所需的预定图样密度。
如图2所示，根据本发明的实施例，测试掩模结构中包含与最终产品之线宽比例为1∶1的阵列图样区域12、14、16以及18(因线宽与线距成1∶1，其图样密度为50％)，而结构中的十字区域20为现有的测试掩模图样区域。通过调整1∶1产品阵列图样区域12、14、16以及18的总面积与现有测试掩模图样区域20的面积的比例，则可以获得所需的图样密度。其公式如下：
D_o＝D_p×[A_p/(A_p+A_m)]+D_m×[A_m/(A_p+A_m)]
其中D_o为所需图案密度；
D_p为1∶1阵列图样区域之图案密度，为50％；
D_m为习用测试掩模之图案密度；
A_p为1∶1产品阵列图样区域12、14、16以及18的总面积；
A_m为现有的测试掩模图样区域20的面积。
以110nm线宽地测试掩模而言，而图样密度为32.2％。如果最终产品的图样密度为48％的话，则
48％＝[A_p/(A_p+A_m)]×50％+[A_m/(A_p+A_m)]×32.2％
由此可以决定1∶1阵列图样区域12、14、16以及18的总面积与现有的测试掩模图样区域20之面积的比例。
虽然在较佳实施例中，现有测试掩模图样区域20呈十字型，但1∶1产品阵列图样区域12、14、16以及18与现有的测试掩模图样区域20亦可呈现其它任何适当的配置。
本发明已就实施例作详细说明，然而上述实施例仅为例示性说明本发明之原理以及功效，并非用于限制本发明。熟知此项技艺者可知，不悖离本发明之精神与范畴的各种修正、变更均可实行。本发明之保护范围如所附的申请专利范围所界定。