笔记本计算机的PCI总线周期除错装置及其方法.pdf

本发明公开了一种笔记本计算机的PCI总线周期除错装置，将一PCI总线周期单步中断除错装置经由一转接装置连接至笔记本计算机的承座连接器，以使该PCI总线周期单步中断除错装置得以撷取该笔记本计算机于除错周期中的PCI总线周期除错相关信息。该转接装置，包括有第一连接器、第二连接器、及连接于该第一连接器及第二连接器间的内部连接线，以将笔记本计算机的PCI总线信号引出至第二连接器的固定信号脚位，该PCI总线周期单步中断除错装置即可通过该转接装置、承座连接器而撷取笔记本计算机PCI总线周期的除错相关信息。本发明还公开了一种笔记本计算机的PCI总线周期除错方法。

1.  一种笔记本计算机的PCI总线周期除错装置，用以撷取一笔记本计算机于除错周期中的PCI总线周期除错相关信息，该笔记本计算机配置有一承座连接器，且在承座连接器中包括有PCI总线信号，该除错装置包括有：
一转接装置，包括有：
第一连接器，可连接于该笔记本计算机的承座连接器，以使其信号脚位经由该承座连接器与笔记本计算机的PCI总线信号连接；
第二连接器，具有预先定义的固定信号脚位，各固定信号脚位经由内部连接线连接于该第一连接器的信号脚位，以将笔记本计算机的PCI总线信号引出至第二连接器的固定信号脚位；
一PCI总线周期单步中断除错装置，可连接于该转接装置的第二连接器，以通过该转接装置及承座连接器而与笔记本计算机的PCI总线信号连接；
其中该PCI总线周期单步中断除错装置在欲检视的笔记本计算机PCI总线周期中取得该笔记本计算机的总线主控权，并撷取该PCI总线周期的除错相关信息及信号。

2.  如权利要求1所述的笔记本计算机的PCI总线周期除错装置，其更包括有一除错信息搜集装置，其连接于该PCI总线周期单步中断除错装置，使该除错信息搜集装置得以搜集该PCI总线周期单步中断除错装置所送出的除错相关信息及信号。

3.  如权利要求2所述的笔记本计算机的PCI总线周期除错装置，其中该除错信息搜集装置配置在一远程主控台，两者间藉由连接器及信号连接线予以连接。

4.  如权利要求1所述的笔记本计算机的PCI总线周期除错装置，其中该PCI总线周期单步中断除错装置包括有：
一地址及命令锁存控制电路，可在欲除错的笔记本计算机PCI总线周期中将该笔记本计算机的地址及命令信号予以锁存至一地址及命令锁存寄存器中；
一数据及字节致能信号锁存控制电路，可在欲除错的笔记本计算机PCI总线周期中将该笔记本计算机的数据及字节致能信号予以锁存至一数据及字节致能信号锁存寄存器中；
一计数控制电路，包括有一周期数译码器，用以译码出该周期数计数器的周期数，并将该译码出的信号分别送至该地址及命令锁存控制电路及数据及字节致能信号锁存控制电路；
一缓冲器控制逻辑电路，用以产生缓冲器控制信号，以分别将该地址及命令锁存控制电路及数据及字节致能信号锁存控制电路中的信号分别送入一地址及命令锁存寄存器及一数据及字节致能信号锁存寄存器中。

5.  如权利要求4所述的笔记本计算机的PCI总线周期除错装置，其中该地址及命令锁存控制电路中的地址及命令锁存寄存器是一先进先出寄存器，而该数据及字节致能信号锁存控制电路中的数据及字节致能信号锁存寄存器亦是一先进先出寄存器。

6.  如权利要求4所述的笔记本计算机的PCI总线周期除错装置，其中该PCI总线周期单步中断除错装置更包括有一显示装置，用以显示该PCI总线周期单步中断除错装置所撷取到的除错相关信息。

7.  如权利要求6所述的笔记本计算机的PCI总线周期除错装置，其中该显示装置包括有：
一地址及命令显示单元，连接于该地址及命令锁存控制电路中的地址及命令缓冲器，用以显示欲除错周期的被锁存地址及命令状态；
一数据及字节致能信号显示单元，连接于该数据及字节致能信号锁存控制电路中的数据及字节致能信号缓冲器，用以显示欲除错周期的被锁存数据及字节致能信号的状态。

8.  一种笔记本计算机的PCI总线周期除错方法，藉由一PCI总线周期单步中断除错装置撷取一笔记本计算机于除错周期中的PCI总线周期除错相关信息，该笔记本计算机配置有一承座连接器，且在承座连接器中包括有PCI总线信号，该方法包括有：
将该PCI总线周期单步中断除错装置经由一转接装置连接至笔记本计算机的承座连接器，该转接装置包括有第一连接器、第二连接器、以及连接于第一连接器与第二连接器间的内部连接线；
将笔记本计算机的PCI总线信号经由该转接装置的第一连接器、内部连接线而传送至第二连接器的固定信号脚位；
由该PCI总线周期单步中断除错装置取得笔记本计算机的总线主控权；
该PCI总线周期单步中断除错装置将所要检视的笔记本计算机的历经总线周期的除错相关信息分别予以撷取锁存。

9.  如权利要求8所述的笔记本计算机的PCI总线周期除错方法，更包括将该PCI总线周期单步中断除错装置所撷取到的笔记本计算机PCI总线周期的除错相关信息分别予以显示在一显示装置的步骤。

10.  如权利要求8所述的笔记本计算机的PCI总线周期除错方法，其中该PCI总线周期单步中断除错装置所撷取到的笔记本计算机PCI总线周期的除错相关信息包括该PCI总线周期的地址、数据、命令信息。

笔记本计算机的PCI总线周期除错装置及其方法
技术领域
本发明是关于一种笔记本计算机的除错系统，特别是指一种以PCI总线周期单步中断除错装置对笔记本计算机进行信息搜集及除错的装置及其方法。
背景技术
一般计算机系统架构中，包括有中央处理器、磁盘装置、输入装置、输出装置、内存等硬件组件，这些组件是藉由总线来达到连结及数据传送、控制的功能。在计算机系统的研发或是系统的错误诊断时，经常需借助逻辑电路分析仪或是除错装置作为找出错误点的辅助工具。
一般台式计算机大都配置有PCI总线(Peripheral Component InterconnectBus)的扩充槽。该PCI总线是目前计算机装置所普遍采用的一种总线架构。针对配置有标准PCI总线扩充槽的台式计算机的除错，在本发明先前所提出的专利申请案中已揭露了可针对PCI总线周期(PCI Bus Cycle)进行单步中断除错的装置及方法。藉由此一单步中断除错装置的辅助，技术人员可以利用由PCI总线周期单步中断除错装置所搜集及显示的地址(Address)、数据(Data)、命令(Command)等总线周期(Bus Cycle)除错相关信息作为逻辑电路分析仪触发设定的参考条件，以逐步逼近问题症结点。
但是，就笔记本计算机而言，由于轻薄短小的要求，一般并未配置标准PCI总线扩充槽。因此，一般的PCI总线周期单步中断除错装置即无法直接被应用于笔记本计算机的除错作业。在笔记本计算机日益普及、以及具有强大功能及高度商业价值的状况下，此实为一大缺憾。
再有，一般笔记本计算机大部份会具备承座(Docking)连接器，该承座连接器皆具有复数个PCI总线所定义的信号脚位。因此，如果能设计出一种通过该承座连接器的相关信号脚位、并能采用PCI总线周期单步中断除错装置的信息搜集及除错功能的话，则对于计算机研发工程师或是维修人员而言，当会具有极大的实用价值。
发明内容
本发明的主要目的是提供一种针对配置有承座连接器的笔记本计算机以PCI总线周期单步中断除错装置进行除错的系统。藉由本发明的设计，使一般适用于台式计算机的PCI总线周期单步中断除错装置可被应用于笔记本计算机的除错作业。
本发明的另一目的是提供一种以PCI总线周期单步中断除错装置对笔记本计算机进行除错的装置，本发明的PCI总线周期单步中断除错装置经由一转接装置连接至笔记本计算机的承座连接器，以使该PCI总线周期单步中断除错装置可以对该笔记本计算机进行除错功能。
本发明的另一目的是提供一种可适用于各种不同承座连接器及信号脚位的笔记本计算机，以进行信息搜集及除错的PCI总线周期单步中断除错装置，该PCI总线周期单步中断除错装置经由一转接装置连接至笔记本计算机的承座连接器，以将笔记本计算机承座连接器上的PCI总线信号通过已定义固定信号位置的连接器连接至PCI总线周期单步中断除错装置。如此可使得PCI总线周期单步中断除错装置得以经由该转接装置连接不同型式及脚位信号的承座连接器，并将笔记本计算机中的相关PCI总线信号通过已定义固定信号位置的连接器连接至PCI总线周期单步中断除错装置。
本发明的另一目的是提供一种以PCI总线周期单步中断除错装置对笔记本计算机进行信息搜集及除错的方法，其藉由一转接装置将笔记本计算机的PCI总线信号予以转接至一具有固定信号脚位的连接器，再由该PCI总线周期单步中断除错装置对将所要检视的笔记本计算机的历经总线周期的除错相关信息分别予以撷取锁存。
本发明的另一目的是提供一种以PCI总线周期单步中断除错装置对笔记本计算机进行信息自动搜集及除错的方法，本发明的PCI总线周期单步中断除错装置可配合一除错信息自动搜集装置间的相关控制信号的交握持续产生，可自动将后续所进行的各个PCI总线周期的信息予以自动搜集记录于远程主控台的内存缓冲区，以作为除错信号的追踪。
为了实现上述的本发明目的，本发明提供一种笔记本计算机的PCI总线周期除错装置，用以撷取一笔记本计算机于除错周期中的PCI总线周期除错相关信息，该笔记本计算机配置有一承座连接器，且在承座连接器中包括有PCI总线信号，该除错装置包括有：一转接装置，包括有：第一连接器，可连接于该笔记本计算机的承座连接器，以使其信号脚位经由该承座连接器与笔记本计算机的PCI总线信号连接；第二连接器，具有预先定义的固定信号脚位，各固定信号脚位经由内部连接线连接于该第一连接器的信号脚位，以将笔记本计算机的PCI总线信号引出至第二连接器的固定信号脚位；一PCI总线周期单步中断除错装置，可连接于该转接装置的第二连接器，以通过该转接装置及承座连接器而与笔记本计算机的PCI总线信号连接；其中该PCI总线周期单步中断除错装置在欲检视的笔记本计算机PCI总线周期中取得该笔记本计算机的总线主控权，并撷取该PCI总线周期地除错相关信息及信号。
也就是说，本发明的具体实施例中，将一PCI总线周期单步中断除错装置经由一转接装置连接至笔记本计算机的承座连接器，该转接装置包括有第一连接器、第二连接器、及连接于该第一连接器及第二连接器间的内部连接线，以将笔记本计算机的PCI总线信号引出至第二连接器的固定信号脚位，该PCI总线周期单步中断除错装置即可通过该转接装置、承座连接器而撷取笔记本计算机PCI总线周期的除错相关信息。该PCI总线周期除错装置更经由连接器及信号连接线连接一配置在远程主控台的除错信息搜集装置，以使该除错信息搜集装置得以搜集该PCI总线周期单步中断除错装置所送出的除错相关信息及信号。
本发明的其它目的及其设计，将藉由以下的较佳实施例及附图作进一步的说明，如后。
附图说明
图1显示本发明的系统连接示意图；
图2显示笔记本计算机与本发明PCI总线周期单步中断除错装置及远程主控台之间的进一步系统连接示意图；
图3显示本发明PCI总线周期单步中断除错装置的电路方框图；
图4显示图3中地址及命令锁存控制电路与地址及命令显示单元、缓冲器控制逻辑电路之间电路连接的进一步逻辑电路图；
图5显示图3中数据及字节致能信号锁存控制电路与数据及字节致能信号显示单元、缓冲器控制逻辑电路之间电路连接的进一步逻辑电路图；
图6显示本发明远程主控台与除错信息搜集装置的系统连接示意图；
图7显示图6中除错信息搜集装置的电路方框图；
图8显示本发明PCI总线周期单步中断除错装置、笔记本计算机、远程主控台间在执行单步中断除错时各相关信号的时序图；
图9显示本发明PCI总线周期单步中断除错装置中各个锁存器及缓冲器控制信号与MASTER_OC#及SW_EMULATE信号间的时序关系图。
其中，附图标记说明如下：
1笔记本计算机  10承座连接器
11中央处理器       12内存
13PCI桥接器        14PCI装置
15PCI/ISA桥接器    16ISA装置
171系统总线        172PCI总线
173ISA总线
2PCI总线周期单步中断除错装置
21地址及命令锁存控制电路
211地址及命令锁存控制逻辑电路
212地址及命令锁存寄存器
213地址及命令缓冲器
22数据及字节致能信号锁存控制电路
221数据及字节致能信号锁存控制逻辑电路
222数据及字节致能信号锁存寄存器
223数据及字节致能信号缓冲器
23显示装置    231地址及命令显示单元
232数据及字节致能信号显示单元
24计数控制电路     241计数器重置电路
242周期数计数器    243周期数译码器
244操作开关        245反弹跳电路
246开关次数计数器  247比较器
25缓冲器控制逻辑电路
26要求总线主控权信号(REQ#)产生逻辑电路
27主端装置备妥信号(IRDY#)产生逻辑电路
28告知撷取除错信息信号(MASTER_OC#)产生电路
29连接器
3远程主控台
30除错信息搜集装置    301中断请求信号产生电路
302输入/输出地址缓冲器  303输入/输出数据缓冲器
304输入/输出控制信号缓冲器
305控制逻辑电路产生电路  31中央处理器
32内存                   321除错信息缓冲区
33PCI桥接器              34PCI装置
35PCI/ISA桥接器          36ISA装置
371系统总线              372PCI总线
373ISA总线
4转接装置                41内部连接线
50信号连接线             51连接器
52连接器                 60信号连接线
61第二连接器             62连接器
70信号连接线             71第一连接器
具体实施方式
同时参阅图1及图2所示，其中图1显示本发明的系统连接示意图，而图2显示一笔记本计算机与PCI总线周期单步中断除错装置及远程主控台之间的进一步系统连接示意图。构成本发明除错系统的装置包括有一PCI总线周期单步中断除错装置2、一远程主控台3、一可配置在该远程主控台3中的除错信息搜集装置30、一转接装置4。
在一典型的待测笔记本计算机1中包括有中央处理器11、内存12、PCI桥接器13(PCI Bridge)、PCI装置14、PCI/ISA桥接器15(PCI/ISA Bridge)、ISA装置16等装置。中央处理器11与内存12是连接于系统总线171，该系统总线171再通过PCI桥接器13连接一PCI总线172(Peripheral ComponentInterconnect)。PCI总线172是由PCISIG协会所提出的总线规格，主要是可作为配合快速微处理器如Pentium级微处理系统中的高速数据转移功能。在该PCI总线172上可供连接各种PCI装置14(例如局域网络界面卡、影像卡、输出入界面卡等界面装置)。该PCI总线172通过PCI/ISA桥接器15连接一ISA总线173(Industry Standard Architecture)，在该ISA总线173上可配置数个ISA插槽，以供插接各种ISA装置16。
该笔记本计算机1并未配置有PCI总线插槽，但具有一承座连接器10，该承座连接器10的复数个信号脚位中包括有PCI总线所定义的信号脚位。在标准的PCI总线规格中，其接脚依功能可区分为系统支持接脚、地址与数据接脚、界面控制信号、总线仲裁信号、及错误告知信号。与本发明相关的接脚功能及定义略述如下：
PCICLK(Clock，PCI系统时脉)：提供PCI总线时脉信号。
AD[31..0](Address Bus，地址总线)：32位的PCI总线的地址/数据信号。
C/BE#[3..0](Command/Byte Enable，命令/位致能信号)：多任务输出的命令与字节致能信号。在地址阶段时，若启动则指示对应的字节将涉及数据转移；在数据阶段时，作为命令的功能，指示总线的类型。
FRAME#(Frame，数据传送框信号)由总线控制器启动，指示数据转移的开始，并且延续整个动作期间。
IRDY#(Initiator Ready，主端装置备妥)，由总线控制器启动，指示已经将成立的数据置放于总线上，或是已经备妥自总线中读取数据。
TRDY#(Target Ready，目标装置备妥)，由被选取的装置启动，指示已将数据放在总线上，或是已经备妥自总线中读取数据。
DEVSEL#(Device Select，目标装置选取)：由被选取的装置启动，告知总线控制器，它已经认知到自己的装置位置。
REQ#(Request，要求总线主控权)：由希望成为总线控制器的装置启动，以向总线仲裁器要求使用系统总线。
GNT#(Grant，认可交出总线主控权)：由总线仲裁器启动，告知要求使用系统总线的装置，以取用总线。
该PCI总线周期单步中断除错装置2的一端经由信号连接线50及连接器51、52与远程主控台3的除错信息搜集装置30连接。该信号连接线50作为除错信息的传送以及PCI总线周期单步中断除错装置2、除错信息搜集装置30二者之间进行信号交握(Handshaking)所需的相关控制信号。该远程主控台3是作为除错系统的控制主机或终端机。
转接装置4可经由信号连接线70及第一连接器71与笔记本计算机1的承座连接器10连接，以使其信号脚位经由该承座连接器10与笔记本计算机1的PCI总线信号连接。该转接装置4的第二连接器61具有预先定义的固定信号脚位，各固定信号脚位经由内部连接线41连接至该第一连接器71的信号脚位，以将笔记本计算机1的PCI总线信号引出至第二连接器61的固定信号脚位。
该PCI总线周期单步中断除错装置2的一端则经由信号连接线60及连接器62与转接装置4的第二连接器61连接。该PCI总线周期单步中断除错装置2在欲检视的笔记本计算机PCI总线周期中取得该笔记本计算机1的总线主控权，并撷取该笔记本计算机1的PCI总线周期的除错相关信息及信号。
图3显示图2中PCI总线周期单步中断除错装置2的电路方框图，其主要包括有一地址及命令锁存控制电路21、一数据及字节致能信号锁存控制电路22、一显示装置23、一计数控制电路24、一缓冲器控制逻辑电路25、一要求总线主控权信号(REQ#)产生逻辑电路26、一主端装置备妥信号(IRDY#)产生逻辑电路27、一告知撷取除错信息信号(MASTER_OC#)产生电路28。
该PCI总线周期单步中断除错装置2的地址、数据、控制及MASTER_OC#等信号经由连接器51、52及信号连接线50而送到远程主控台3的除错信息搜集装置30。而PCI总线周期单步中断除错装置2中的各PCI总线信号则是连接至图2所示的转接装置4。
图3中的地址及命令锁存控制电路21，包括有一地址及命令锁存控制逻辑电路211(Address/Command Latch Logic)、一地址及命令锁存寄存器212(Address/Command Latch FIFO Register)、一地址及命令缓冲器213(Address/Command Buffer)。该地址及命令锁存控制逻辑电路211可依据计数控制电路24中的周期数译码器243所送来的译码信号而产生一地址及命令锁存控制信号至地址及命令锁存寄存器212中，以将地址总线AD[31..0]中的地址(Address)及C/BE#[3..0]中的命令(Command)信号锁存至地址及命令锁存寄存器212中。当第一个所欲检视PCI总线周期中的框信号FRAME#呈低态准位开始、直到GNT#呈低态准位为止期间的所有周期的地址及命令皆会被该地址及命令锁存控制逻辑电路211顺序地锁存至地址及命令锁存寄存器212中。该地址及命令锁存寄存器212一先进先出寄存器(FIFO)。地址及命令缓冲器213亦是一先进先出缓冲器(FIFO)，其是为该地址及命令锁存寄存器212与地址及命令显示单元231间的数据缓冲界面，其动作由一缓冲器控制逻辑电路25所产生的缓冲器控制信号所控制。
数据及字节致能信号锁存控制电路22包括有一数据及字节致能信号锁存控制逻辑电路221(Data/BE# Latch Logic)、一数据及字节致能信号锁存寄存器222(Data/BE# Latch FIFO Register)、一数据及字节致能信号缓冲器223(Data/BE# Buffer)。其中该数据及字节致能信号锁存控制逻辑电路221可依据计数控制电路24中的周期数译码器243所送来的信号而产生一锁存控制信号至数据及字节致能信号锁存寄存器222中，以将数据总线AD[31..0]中的数据(Data)及C/BE#[3..0]中的字节致能信号(Byte Enable Signal)锁存至该数据及字节致能信号锁存寄存器222中。在GNT#呈低态准位之前，出现在AD[31..0]总线中的数据(Data)及C/BE#[3..0]中的字节致能信号BE#在IRDY#与TRDY#均呈低态准位时，皆会被锁存至该数据及BE#锁存寄存器222中。该数据及字节致能信号锁存寄存器222是一先进先出寄存器(FIFO)。数据及字节致能信号缓冲器223亦是一先进先出缓冲器(FIFO)，是作为该数据及字节致能信号锁存寄存器222与数据及字节致能信号显示单元232间的数据缓冲界面，其动作亦是由缓冲器控制逻辑电路25所产生的缓冲器控制信号所控制。
显示装置23中包括有一地址及命令显示单元231与一数据及字节致能信号显示单元232。其中该地址及命令显示单元231连接于该地址及命令锁存控制电路21中的地址及命令缓冲器213，用以显示欲除错周期的被锁存地址及命令状态。数据及字节致能信号显示单元232连接于该数据及字节致能信号锁存控制电路22中的数据及字节致能信号缓冲器223，用以显示欲除错周期的被锁存数据及字节致能信号的状态。
计数控制电路24中包括有一计数器重置电路241(Counter Reset Circuit)、一周期数计数器242(Cycle Number Decoder)、一周期数译码器243(CycleNumber Decoder)、一操作开关244、一反弹跳电路245(Debouncing Circuit)、一开关次数计数器246、一比较器247(Comparator)。其中该周期数计数器242在GNT#呈低态准位期间，用以追踪记录周期数(周期数值由0开始计数)。周期数译码器243可将周期数计数器242所送来的周期数(Cycle Number)予以译码，以在其输出端送出一周期数信号。计数器重置电路241在当比较器247的输出呈低态准位时，用以重置周期数计数器242及开关次数计数器246的计数值为0。
开关次数计数器246经由反弹跳电路245而连接至操作开关244，该操作开关244可在使用者的手动操作下，用以产生一开关信号至该开关次数计数器246，并由该开关次数计数器246记录开关的次数。该开关信号可经由反弹跳电路245以消除开关接点于动作时的瞬时不稳定状态。该开关次数计数器246亦可接收由远程主控台3的除错信息搜集装置30所送来的开关仿真信号SW_EMULATE，故该开关次数计数器246可用以追踪记录操作开关244的按压次数或是开关仿真信号SW_EMULATE发生的次数。
比较器247可用来比较周期数计数器242中的周期数与开关次数计数器246中的开关按压次数。比较结果若为相同、且周期数计数器242中的周期数并非为0，则该比较器247会在其输出端产生一低态准位的比较结果输出信号CMP，否则该输出信号恒保持为高态准位。
缓冲器控制逻辑电路25用以产生地址、数据、命令、字节致能信号BE#的缓冲器控制信号。该缓冲器控制逻辑电路25会在第一个欲除错周期(周期0)期间，于数据及BE#被锁存后，将数据及字节致能信号缓冲器223的缓冲器0的门打开。然后，在GNT#信号呈低态之后的除错装置控制周期期间，每当接收到操作开关SW或开关仿真信号SW_EMULATE时，即会将该数据及字节致能信号缓冲器223其它缓冲器(1～n)的门逐一打开。要求总线主控权信号(REQ#)产生逻辑电路26可在除错周期期间，产生总线主控权要求信号MASTER_REQ#(Bus Master’s Request Signal)至远程主控台3。在周期0时，该电路会将总线主控权要求信号MASTER_REQ#拉低呈低态准位，而在比较器247输出低态准位的比较结果信号CMP时(即开关按压次数与锁存的周期数相同、且周期数并非为0时)，则将MASTER_REQ#信号拉高呈高态准位。
主端装置备妥信号(IRDY#)产生逻辑电路27可在总线主控周期的期间(Bus Master Cycle)产生除错装置IRDY#信号(MASTER_IRDY#)，其可在总线呈闲置(IDLE)状态(即FRAME#与IRDY#皆呈高态准位时)、及GNT#呈低态准位时，将该MASTER_IRDY#的输出拉低呈一低态准位，而在比较器247的输出为低态准位时则可将MASTER_IRDY#的输出拉升呈一高态准位。告知撷取除错信息信号(MASTER_OC#)产生电路28在接收该MASTER_IRDY#以及在缓冲器控制逻电路25所送来的缓冲器控制信号之后，可产生一告知撷取除错信息信号MASTER_OC#至远程主控台3，用以告知远程主控台3可由PCI总线周期单步中断除错装置2中取得PCI总线周期数据。
图4显示图3中地址及命令锁存控制电路21与地址及命令显示单元231、缓冲器控制逻辑电路25之间电路连接的进一步逻辑电路图。其显示地址及命令锁存寄存器212中包括有数个数据锁存器0～数据锁存器n，各个数据锁存器的时脉端CLK分别连接至地址及命令锁存控制逻辑电路211所输出的锁存控制信号A_LATCH0～A_LATCHn。而地址及命令缓冲器213中亦包括数个缓冲器0～缓冲器n，其输出控制端OC#分别由缓冲器控制逻辑电路25所产生的缓冲器输出控制信号OC0#～OCn#所控制，各个缓冲器的输出端再连接至地址及命令显示单元231。
图5显示图3中数据及字节致能信号锁存控制电路22与数据及字节致能信号显示单元232、缓冲器控制逻辑电路25之间电路连接的进一步逻辑电路图。其显示数据及字节致能信号锁存寄存器222中包括有数个数据锁存器0～数据锁存器n，各个数据锁存器的时脉端CLK分别连接至数据及字节致能信号锁存控制逻辑电路221所输出的锁存控制信号D_LATCH0～D_LATCHn。而数据及字节致能信号缓冲器223中亦包括数个缓冲器0～缓冲器n，其输出控制端OC#分别由缓冲器控制逻辑电路25所产生的缓冲器输出控制信号OC0#～OCn#所控制，各个缓冲器的输出端再连接至数据及字节致能信号显示单元232。
图6显示本发明中远程主控台3与除错信息搜集装置30的系统连接示意图。该远程主控台3可采用一典型计算机架构，其包括有中央处理器31、内存32、除错信息缓冲区321、PCI桥接器33、PCI装置34、PCI/ISA桥接器35、ISA装置36。中央处理器31与内存32是连接于系统总线371，该系统总线371再通过PCI桥接器33连接一PCI总线372。该PCI总线372上可供连接各种PCI装置34。该PCI总线372通过PCI/ISA桥接器35连接一ISA总线373，在该ISA总线373上可供连接各种ISA装置36。除错信息缓冲区321是用以存放所有已搜集各个总线周期(Bus Cycle)的除错相关信息。除错信息搜集装置30是连接于远程主控台3的PCI总线372，且其经由一连接器52及信号连接线50而连接至PCI总线周期单步中断除错装置2。
图7显示图6中除错信息搜集装置30的电路方框图，其主要包括有一中断请求信号产生电路301、一输入/输出地址缓冲器302(I/O AddressBuffer)、一输入/输出数据缓冲器303(I/O Data Buffer)、一输入/输出控制信号缓冲器304(I/O Control Signal Buffer)、一控制逻辑电路产生电路305。
该控制逻辑电路产生电路305经由PCICLK、FRAME#、IRDY#、TRDY#、DEVSEL#等信号线连接于PCI总线372，并能产生一解除中断请求信号INT_DST至中断请求信号产生电路301，以及分别产生一控制信号读取RD_CONTROL、一数据读取RD_DATA、一地址读取RD_ADDRESS等信号至输入/输出地址缓冲器302、输入/输出数据缓冲器303、及输入/输出控制信号缓冲器304。
图8显示本发明PCI总线周期单步中断除错装置、待测笔记本计算机、远程主控台间在执行单步中断除错时各相关信号的时序图。图9显示本发明PCI总线周期单步中断除错装置中各个锁存器及缓冲器控制信号与MASTER_OC#及SW_EMULATE信号间的时序关系图(以PCI总线周期单步中断除错装置历经两个PCI总线周期后取得PCI总线主控权为例)。兹同时配合前述电路图对本发明的控制流程作一说明如后。
首先，PCI总线周期单步中断除错装置2在所要检视的PCI总线周期的期间中发出要求总线主控权REQ#信号经由转接装置4送至笔记本计算机1，以要求笔记本计算机1交出后续总线周期的主控权。
当笔记本计算机1的PCI总线仲裁器(Arbiter)响应总线仲裁许可信号GNT#信号认可前，PCI总线周期单步中断除错装置2会将所历经的各个总线周期的地址(Address)、数据(Data)、命令(Command)等信号状态分别锁存住，并且利用周期数计数器242记录所历经总线周期的次数(递增1)。
而在PCI总线仲裁器响应GNT#信号后，该PCI总线周期单步中断除错装置2会在所经历的最后一个总线周期结束之后，致能IRDY#，并将其维持于低电位。此时，PCI总线上的动作均暂停，而PCI总线周期单步中断除错装置2会致能MASTER_OC#信号，此一信号通过信号连接线传送到远程主控台3的除错信息搜集装置30。
当远程主控台3的除错信息搜集装置30侦测到该PCI总线周期单步中断除错装置2所送来的MASTER_OC#信号后，除错信息搜集装置30即通过中断请求信号产生电路301触发一硬件中断请求信号INTA#至远程主控台3的PCI总线372，以向远程主控台3的中央处理单元31要求处理该一中断请求。而经由中断处理程序软件的执行，除错信息搜集装置30会令中央处理单元31发出一连串的输入/输出(I/O)读取及内存写入(Memory Write)指令，通过除错信息搜集装置30的控制逻辑电路产生电路305分别产生控制信号读取RD_CONTROL、数据读取RD_DATA、地址读取RD_ADDRESS等信号，以分别将输入/输出地址缓冲器302、输入/输出数据缓冲器303、及输入/输出控制信号缓冲器304的输出门逐一打开，使由PCI总线周期单步中断除错装置2所送来的除错信息逐一经由PCI总线372送至中央处理单元31，并写入内存32的除错消息缓冲区321中。
在除错信息均已写入除错消息缓冲区321之后，中断处理程序会令除错信息搜集装置30的控制逻辑电路产生电路305发送一解除中断请求信号INT_DST，以通知中断请求信号产生电路301解除中断请求，该控制逻辑电路产生电路305并产生一开关仿真信号SW_EMULATE，此信号经由信号连接线被送回PCI总线周期单步中断除错装置2。由于该开关仿真信号SW_EMULATE实际上等效于开关的切换，因此PCI总线周期单步中断除错装置2的开关次数计数器246于侦测到该SW_EMULATE信号的下降缘时，会自动向上计数一次。
此时，如果图3中的周期数计数器242与关关次数计数器246的计数值并不相等，则PCI总线周期单步中断除错装置2会再度致能MASTER_OC#信号，通知除错信息搜集装置30继续由PCI总线周期单步中断除错装置2抓取已被锁存住的剩余总线周期的除错信息。该MASTER_OC#信号可以下列代表式予以说明：MASTER_OC#＝(OC0#&OC1#&...&OCn#)+MASTER_IRDY#，其中OC0#、OC1#、...OCn#分别代表PCI总线周期单步中断除错装置上各个缓冲器的输出控制信号，而MASTER_IRDY#代表PCI总线周期单步中断除错装置所产生的IRDY#信号，’&’代表与门，’+’代表或门。
当PCI总线周期单步中断除错装置2中的周期数计数器242及开关次数计数器246的计数值相等时，代表所锁存住的总线周期除错信息均已搜集完毕，此时PCI总线周期单步中断除错装置2会结束REQ#及IRDY#信号的致能状态，把总线控制权交回给笔记本计算机1，恢复正常的PCI总线周期的进行。而藉由MASTER_REQ#、MASTER_IRDY#、MASTER_OC#、SW_EMULATE等信号的持续产生，便可在无须按键切换的情况下，自动将后续所进行的各个PCI总线周期的信息记录于远程主控台的内存缓冲区。而通过远程主控台软件程序的运行，经由内存缓冲区所搜集到的所有除错相关信息，可被储存到数据储存装置(如硬盘机)，以作为进一步除错分析及统计之用。
综上所述，本发明所提供的上述除错方法及装置确具高度的产业利用价值。而上述实施例说明，仅为本发明的较佳实施例说明，任何本领域的普通技术人员当可依据本发明的上述实施例说明而作其它种种的改良及变化。然而这些依据本发明实施例所作的种种改良及变化，当仍属于本发明所保护的专利范围内。