参数优化方法及参数优化装置.pdf

本发明实施例公开了参数优化方法和参数优化装置。所述参数优化装置包括：一非易失性存储器，用于存储一启动装载程序；一微控制器，用于将所述启动装载程序的第一部分从所述非易失性存储器中复制到一静态随机接入存储器中，从所述静态随机接入存储器中获取并执行所述启动装载程序的第一部分的多个指令来实施一DRAM写校准以获得写参数，并使用所述获得的写参数替换存储在所述非易失性存储器中的所述启动装载程序中的第一部分的默认写参数。本发明实施例可完成DRAM默认写参数的自动校准。

权利要求书
1.  一种参数优化方法，其特征在于，包括：
执行动态随机存取存储器写校准以获得写参数；以及
用所述获得的写参数替换存储在一非易失性存储器中的默认写参数，所述默认写参数包含在一启动装载程序中。

2.  根据权利要求1所述的方法，其特征在于，所述默认写参数用于指示一数据选通信号输出延迟。

3.  根据权利要求2所述的方法，其特征在于，所述执行动态随机存取存储器写校准包括：
初始化所述数据选通信号输出延迟；
使用所述初始化的数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址来确定用于从所述动态随机存取存储器中读取数据的数据窗口；
逐阶增大所述数据选通信号输出延迟，且每增大一次所述数据选通信号输出延迟，使用增大的所述数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址来确定用于从所述动态随机存取存储器中读取数据的数据窗口，直到所述确定的数据窗口超出预定阈值，；以及
将最终的数据选通信号输出延迟作为所述获得的写参数。

4.  根据权利要求1所述的方法，其特征在于，所述动态随机存取存储器写校准发生在一动态随机存取存储器读校准失败之后，且所述动态随机存取存储器读校准使用一默认写参数将测试数据写入所述动态随机存取存储器中预先设定的地址以及尝试发现一读参数用于从所述动态随机存取存储器中读取数据。

5.  根据权利要求4所述的方法，其特征在于，所述读参数用于指示一数据选通信号输入延迟。

6.  根据权利要求4所述的方法，其特征在于，进一步包括：
用所述发现的读参数替换存储在一非易失性存储器中的一默认读参数，其 中，所述默认读参数包含在所述启动装载程序的第一部分中。

7.  一种参数优化方法，其特征在于，包括：
执行一动态随机存取存储器读校准，包括：使用一默认写参数将测试数据写入所述动态随机存取存储器中预先设定的地址，以及尝试发现用于从所述动态随机存取存储器中读取数据的一读参数；以及
在所述动态随机存取存储器读校准失败后，执行一动态随机存取存储器写校准以获得一写参数并更新所述读参数。

8.  根据权利要求7所述的方法，其特征在于，所述执行一动态随机存取存储器写校准包括：
初始化一数据选通信号输出延迟；
使用所述初始化的数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址来确定用于从所述动态随机存取存储器中读取数据的数据从窗口；
逐阶增大所述数据选通信号输出延迟，且每增大一次所述数据选通信号输出延迟，使用增大的所述数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址来确定用于从所述动态随机存取存储器中读取数据的数据窗口，直到所述确定的数据窗口超出预定阈值；以及
将最终的数据选通信号输出延迟作为所述获得的写参数；
将最终确定的数据窗口使用的数据选通信号输入延迟作为所述更新后的读参数。

9.  根据权利要求8所述的方法，其特征在于，进一步包括：
使用所述获得的写参数替换存储在一非易失性存储器中的一默认写参数，其中，所述默认写参数包含在一启动装载程序中。

10.  根据权利要求8所述的方法，其特征在于，进一步包括：
使用所述更新后的读参数替换存储在一非易失性存储器中的一默认读参数，其中，所述默认读参数包含在一启动装载程序中。

11.  根据权利要求8所述的方法，其特征在于，使用所述初始化的数据选通信号输出延迟或所述增大后的数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址之后，所述确定用于从所述动态随机存取存储器中读取数据的数据窗口的步骤包括：
将一数据信号输入延迟和一数据选通信号输入延迟初始设置为0；
逐阶增大从所述动态随机存取存储器中的预先设定的地址读取所述写入的测试数据的数据信号输入延迟直到从所述动态随机存取存储器中读取所述测试数据失败，在此过程中，保持数据选通信号输入延迟不变；
将最终的数据信号输入延迟的阶数确定为第一阶数用于指示一数据信号线上的数据窗的左边界；
将所述数据信号输入延迟和所述数据选通信号输入延迟重置为0；
逐阶增大从所述动态随机存取存储器中的预先设定的地址读取所述写入的测试数据的数据选通信号输入延迟直到从所述动态随机存取存储器中读取所述测试数据失败，在此过程中，保持数据信号输入延迟不变；以及
将最终的数据选通信号输入延迟的阶数作为第二阶数用于指示所述数据信号线上的数据窗的右边界。

12.  根据权利要求8所述的方法，其特征在于，所述更新后的读参数用于将一数据选通信号的上升沿的中心和下降沿的中心大致与所述数据信号线上的一数据窗口的中心位置对齐。

13.  一种参数优化装置，包括：
一非易失性存储器，用于存储一启动装载程序；
一微控制器，用于将所述启动装载程序的第一部分从所述非易失性存储器中复制到一静态随机接入存储器中，从所述静态随机接入存储器中获取并执行所述启动装载程序的第一部分的多个指令来实施一动态随机存取存储器写校准以获得写参数，并使用所述获得的写参数替换存储在所述非易失性存储器中的所述启动装载程序中的第一部分的默认写参数。

14.  根据权利要求13所述的装置，其特征在于，所述微控制器进一步用于使用所述获得的写参数替换存储在所述静态随机接入存储器中的所述启动转载程序的第一部分中的默认写参数。

15.  根据权利要求13所述的装置，其特征在于，所述默认写参数指示一数据选通信号输出延迟。

16.  根据权利要求14所述的装置，其特征在于，所述微控制器还用于：
初始化所述数据选通信号输出延迟；使用所述初始化的数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址以确定用于从所述动态随机存取存储器中读取数据的数据窗口；在所述确定的数据窗口超出预定阈值前，逐阶增大所述数据选通信号输出延迟，且每增大一次所述数据选通信号输出延迟，使用增大的所述数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址以确定用于从所述动态随机存取存储器中读取数据的数据窗口；将最终的数据选通信号输出延迟作为所述获得的写参数。

17.  根据权利要求13所述的装置，其特征在于，所述微控制器实施一动态随机存取存储器写校准发生在一动态随机存取存储器读校准失败之后，其中，所述动态随机存取存储器读校准使用一默认写参数将测试数据写入所述动态随机存取存储器中预先设定的地址以发现一读参数用于从所述动态随机存取存储器中读取数据。

18.  根据权利要求17所述的装置，其特征在于，所述微控制器进一步用于使用所述发现的读参数替换存储在所述非易失性存储器中的默认读参数，其中，所述默认读参数包含在所述启动装载程序的第一部分中。

19.  根据权利要求18所述的装置，其特征在于，所述读参数用于指示一数据选通信号输入延迟。

20.  根据权利要求17所述的装置，其特征在于，所述微控制器进一步用于：
使用所述获得的写参数从所述静态随机接入存储器中获取并执行所述启动 装载程序的第一部分的指令以实施改进后的动态随机存取存储器读校准，以发现一更新后的读参数用于从所述动态随机存取存储器中读取数据。

21.  根据权利要求20所述的装置，其特征在于，所述微控制器进一步用于：使用所述更新后的读参数替换存储在一非易失性存储器中的一默认读参数，其中，所述默认读参数包含在所述启动装载程序中。

22.  根据权利要求16所述的装置，其特征在于，所述微控制器使用所述初始化的数据选通信号输出延迟或所述增大后的数据选通信号输出延迟将测试数据写入所述动态随机存取存储器中预先设定的地址之后，确定用于从所述动态随机存取存储器中读取数据的数据窗口，包括：将一数据信号输入延迟和一数据选通信号输入延迟初始设置为0；逐阶增大从所述动态随机存取存储器中的预先设定的地址读取所述写入的测试数据的数据信号输入延迟直到从所述动态随机存取存储器中读取所述测试数据失败，在此过程中，保持数据选通信号输入延迟不变；将最终的数据信号输入延迟的阶数确定为第一阶数用于指示一数据信号线上的数据窗的左边界；将所述数据信号输入延迟和所述数据选通信号输入延迟重置为0；逐阶增大从所述动态随机存取存储器中的预先设定的地址读取所述写入的测试数据的数据选通信号输入延迟直到从所述动态随机存取存储器中读取所述测试数据失败，在此过程中，保持数据信号输入延迟不变；将最终的数据选通信号输入延迟的阶数作为第二阶数用于指示所述数据信号线上的数据窗的右边界。

23.  根据权利要求20所述的装置，其特征在于，所述更新后的读参数用于将一数据选通信号信号的上升沿的中心和下降沿的中心大致与所述数据信号线上的一数据窗口的中心位置对齐。

说明书参数优化方法及参数优化装置
【技术领域】
本发明涉及数据存储技术，尤其涉及参数优化方法及参数优化装置。
【背景技术】
在一嵌入式系统的系统启动(system booting)阶段，在将指令和数据从一非易失性存储器(例如，闪存)载入一动态随机存取存储器(Dynamic Random Access Memory，DRAM)之前，需先初始化(initialize)该DRAM。通常，嵌入式系统从它们的非易失性存储器中获取不同的接入参数以适用于不同的印刷电路板(Printed Circuit Boards，PCB)布局。当前，由工程师以手写的方式生成一默认的参数序列并传送给客户端以便将该默认的参数序列存入适用于特定PCB布局的非易失性存储器中。这种常用的技术，同时需要工程师的人力资源和非易失性存储器的存储资源。因此，需要嵌入式系统在系统启动阶段提供对DRAM的访问参数(例如默认写参数)进行自动校准的能力。
【发明内容】
本发明提供参数优化方法及参数优化装置。
本发明的提供的一种参数优化方法，包括：执行动态随机存取存储器写校准以获得写参数；以及用所述获得的写参数替换存储在一非易失性存储器中的默认写参数，所述默认写参数包含在一启动装载程序中。由此，本发明实施例可自动校准非易失性存储器中的默认写参数，改善现有技术默认写参数由工程 师手工书写带来的不便和不可更换性。
本发明提供的另一种参数优化方法，包括：执行动态随机存取存储器写校准以获得写参数；以及用所述获得的写参数替换存储在一非易失性存储器中的默认写参数，所述默认写参数包含在一启动装载程序中。由此，本发明实施例可自动校准非易失性存储器中的默认写参数和用于从DRAM中读取数据的读参数，改善现有技术由工程师手工书写带来的不便和不可更换性，并提高DRAM数据读取的成功率。
本发明提供的参数优化装置，包括：一非易失性存储器，用于存储一启动装载程序；一微控制器，用于将所述启动装载程序的第一部分从所述非易失性存储器中复制到一静态随机接入存储器中，从所述静态随机接入存储器中获取并执行所述启动装载程序的第一部分的多个指令来实施一动态随机存取存储器写校准以获得写参数，并使用所述获得的写参数替换存储在所述非易失性存储器中的所述启动装载程序中的第一部分的默认写参数。本发明的参数优化装置实施本发明的参数优化方法以完成DRAM默认写参数的自动校准。
【附图说明】
本发明可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其中：
图1为本发明一实施例的参数优化装置的一硬件结构图。
图2为本发明一实施例的启动过程的流程图。
图3为DRAM读校准完成之后DQS信号和DQ信号的示意图。
图4A-图4B为本发明一实施例的DRAM读校准的方法流程图。
图5为本发明一实施例的在DQ线上检测数据窗口的左边界的示意图。
图6为本发明一实施例的在DQ线上检测数据窗口的右边界的示意图。
图7为本发明一实施例的DRAM写校准的方法流程示意图。
图8为本发明一实施例的分散描述文件的一个示意图。
【具体实施方式】
图1为本发明一实施例的参数优化装置10的一硬件结构图。所述装置10可应用于一片上系统(System On A Chip，SOC)，所述装置10至少包括一个微控制器110，一静态随机接入存储器(Static Random Access Memory，SRAM)150，和一非易失性存储器170。一DRAM130可置于所述SOC内部或外部。所述微控制器110通过一总线190与所述DRAM130，所述SRAM150和所述非易失性存储器170耦接以接收指令和相关数据，并且，当执行所述指令和相关数据时，所述微控制器110配置为执行整个系统启动过程中本文后续将描述到的计算和控制任务。系统启动为一计算机系统在所述微控制器110的电源被开启或者所述装置10被重置之后发生的初始化操作。该操作在所述装置10被打开或被重置后开始，并在所述装置10已经准备好执行常规的操作时结束。所述非易失性存储器170(例如，NOR闪存，NAND闪存，EMMC闪存等)，为一非易失性存储单元，其内存储的数据在电源关闭时不会丢失。一启动装载程序(boot loader)171和一系统软件(未图示)被存储在所述非易失性存储器170中，所述启动装载程序171和所述系统软件均分别包括用于系统启动的指令和相关数据。相对于DRAM130，SRAM150可提供一个相对较小的存储容量，例如，16K字节。可理解的是，SRAM150没有足够的存储空间用于存储整个启动装载程序171。因此，该启动装载程序171可被分割为两部分，其第一部分至少包括用于访问所述DRAM130的一默认写参数(default writing parameter)和默认读参数(default reading parameter)，其第二部分包括用于完成所述系统启动的其余操作的指令和相关数据。将所述默认写参数封装在所述启动装载程序171的第一部分可具有避免所述非易失性存储器170的存储空间被多余地消耗的优点。可理解的是，所述非易失性存储器170的存储空间划分为多个块(block)。例如，NAND闪存的一个块的大小为512k字节。虽然默认写参数与默认读参数需要很 少的字节，例如，2字节，但当所述默认写参数独立于所述启动装载程序171被单独存储时，在非易失性存储器170中会分配512K字节来存储该默认写参数。最终，当DRAM130被成功初始化后，所述启动装载程序171的第二部分可被载入DRAM130中被执行。
一具有代表性的链接器分散描述文件(scatter file of a linker)对所述启动装载程序171的第一部分的定义如下：

参考该分散描述文件的定义，所述启动装载程序171包括RO(只读)，RW(读写)，ZI(零)和DRAMPARAM(dram参数)等部分。图8为本发明一实 施例的二进制文件(分散描述文件的一种)一个示意图。所述RO部分810至少存储用于初始化所述DRAM130的指令。而作为举例，所述部分820包括RW部分和ZI部分，其中，RW部分用于存储初始化变量，例如，全局变量，而ZI部分用于存储非初始化变量。所述DRAMPARAM部分830起始于一预先设定的地址0x9800并用于存储所述默认写参数和所述默认读参数。存储在所述RO部分810中的指令定义一个字节数组或与字节数组类似的数据结构，并将定义的字节数组或类似的数据结构映射到所述DRAMPARAM部分830以表示默认写参数和默认读参数。可参考的源代码可如下所述：

所述字节数组存储一个32比特的默认写参数用于指示一阶数为空的数据选通信号(Data Strobe，DQS)输出延迟，并存储一个32比特的默认读参数用于指示一包括8个阶数的DQS输入延迟。DQS输出延迟和DQS输入延迟将在后续的段落进行说明。
图2为本发明一实施例的启动过程的流程图。系统上电后(步骤S211)， 在微控制器110的控制下，将所述启动装载程序171的第一部分从所述非易失性存储器170复制到所述SRAM150中(步骤S213)。微控制器110从所述SRAM150获取所述启动装载程序171的第一部分的指令并执行，以使用所述启动装载程序171的第一部分中的默认写参数执行DRAM的读校准(步骤S215)。所述默认写参数可指示一用于将数据写入DRAM130的一DQS输出延迟，具体可通过0到15或0到30的阶数表示，例如，每一阶可为15皮秒(picoseconds)。DQS可为一双向选通信号。DRAM控制器(未图示)可驱动所述DQS发信号指示所述DRAM130在所述DQS的传输过程中在数据线(DQ line)上获取数据，所述DQS被称之为数据写操作的选通信号。图3为DRAM读校准完成之后DQS信号和数据(Data，DQ)信号的示意图。所述DRAM读校准发现(find)了用于从所述DRAM130中读数据的DQS输出延迟，由此，所述DQS的上升沿和下降沿的中心位置可基本发生在所述DQ线上的数据窗口310的中心位置。
步骤S215的详细描述如下。图4A-图4B为本发明一实施例的DRAM读校准的方法流程图。该过程由微控制器110完成，从使用包含在所述启动装载程序171的第一部分中的所述默认写参数将测试数据写入所述DRAM130的一预先设定的地址开始(步骤S411)。作为举例，步骤S421到S435包括，逐步增大用于从DRAM130中读数据的DQ输入延迟，并在数据读取失败前保持DQS输入延迟不变，并记录增大的总阶数作为指示所述数据窗口310的左边界的阶数。首先，一DQS输入延迟DELAYDQS_in被初始化。例如，用于从所述DRAM130 中读取数据的所述DQS输入延迟DELAYDQS_in被设置为0，该DQS输入延迟保持不变直到用于指示所述数据窗口310的左边界的阶数被发现(步骤S421)。以及，一DQ输入延迟DELAYDQ_in被设置为0(步骤S423)。当检测到所述DQS的上升沿和下降沿时，一嵌入到DRAM110中的DRAM控制器可驱动所述DQS指示所述微控制器110在所述DQ线上获取数据，所述DQS被称之为数据读操作的选通信号。循环执行步骤S425到S433直到数据读取失败。在执行循环的过程中，所述微控制器110使用所述设置的DQS输入延迟和DQ输入延迟从所述DRAM130中预先设定的地址中读取数据(步骤S425)，并确定所述读取的数据是否与所述测试数据相匹配(步骤S431),以及当所述读取的数据与所述测试数据相匹配时(步骤S431的“是”的分支)将所述DQ输入延迟DELAYDQ_in从一个阶数增大到下一个阶数(步骤S433)。反之，当所述读取的数据与所述测试数据不相匹配时(步骤S431的“否”的分支)，循环结束，并且用于指示所述数据窗口310的左边界的阶数MARGINleft被设置为最终的DQ输入延迟DELAYDQ_in(步骤S435)。图5为本发明一实施例的在DQ线上检测数据窗口310的左边界的示意图。随着DQ的输入延迟DELAYDQ_in从时刻t0,t1到tm逐步增大，数据窗口310也渐渐向后移动。在m次移动之后，由于在所述DQ线上无法发现所述数据，所以所述数据读取失败。因此，用于指示所述数据窗口310的左边界的阶数被设置为m。再次参考图4A。步骤S441到S455执行为，在数据读取失败之前保持所述DQ输入延迟不变，与此同时逐步增大用于从所述DRAM130中读取数据的DQS的输入延迟，并记录DQS的输入延迟增大的总阶数作为用于 指示所述数据窗口310的右边界的阶数。首先，一DQ输入延迟DELAYDQ_in被设置为0，其在用于指示所述数据窗口310的右边界的阶数被发现之前保持不变(步骤S441)，以及，一用于从所述DRAM130中读取数据的DQS输入延迟DELAYDQS_in被设置为0(步骤S443)。循环执行步骤S445到S453直到所述数据读取失败。在执行循环的过程中，所述微控制器110使用所述设置的DQS输入延迟和DQ输入延迟从所述DRAM130的预先设定的地址中读取数据(步骤S445)，并确定所述读取的数据是否与所述测试数据相匹配(步骤S451)，并当所述读取的数据与所述测试数相匹配时(步骤S451的“是”的分支)将所述DQS输入延迟DELAYDQS_in从一个阶数增大到下一个阶数(步骤S453)。反之，当所述读取的数据与所述测试数据不相匹配时(步骤S451的“否”的分支)，循环结束，并且用于指示所述数据窗口310的右边界的阶数MARGINright被设置为最终的DQS输入延迟DELAYDQS_in(步骤S455)。图6为本发明一实施例的在DQ线上检测数据窗口310的右边界的示意图。随着DQS输入延迟DELAYDQS_in从时刻t0,t1到tn逐步增大，数据信号DQS的上升沿和下降沿也渐渐向后移动。在n次移动之后，由于在所述DQ线上无法发现所述数据，所以所述数据读取失败。因此，用于指示所述数据窗口310的右边界的阶数被设置为n。具体实现中，用于确定左边界的步骤S421到S435和用于确定右边界的步骤S441到S455的执行顺序可以互换，并且本发明不限于此。参考图4B，当用于指示所述数据窗口310的左边界和右边界的阶数被确定后，所述数据窗口的长度LENDW确定为是所述阶数MARGINleft和所述阶数MARGINright的总和(步骤S461)。进一步，确定所述 得到的数据窗口长度LENDW是否超过一预定阈值(步骤S463)。例如，当允许的最大的位移阶数为16时，所述阈值可预先设定为8，而当允许的最大的位移阶数为32时，所述阈值可预先设定为16。如果是(步骤S463的“是”的分支)，可确定DRAM读校准成功(步骤S471)，并根据已确定的阶数MARGINleft和阶数MARGINright将最终的DQS输入延迟DELAYDQS_in设置为一整数以实现上述提及的目的(步骤S473)。反之(步骤S463的“否”的分支)，可确定DRAM读校准失败(步骤S481)。可理解的是，最终的DQS输入延迟可被看作一校准的读参数，并分别存储到所述SRAM150和所述非易失性存储器170中以替换掉旧的读参数(例如，默认读参数)。
再次参考图2，在执行DRAM读校准之后(步骤S215)，确定使用默认写参数执行的DRAM读校准是否成功(步骤S217)。如果是(步骤S217的“是”的分支)，微控制器110将所述启动装载程序171的第二部分从所述非易失性存储器170中复制到所述DRAM130中(步骤S251)，以及，所述微控制器110从所述DRAM130中获取所述启动装载程序171的第二部分的指令并执行所述获取的第二部分的指令以完成系统启动的后续流程(步骤S253)。当通过所述默认写参数执行的DRAM读校准不成功时(步骤S217的“‘否”的分支)，所述微控制器110执行一DRAM写校准(步骤S231)。S231的详细流程稍后介绍。
图7为本发明一实施例的DRAM写校准的方法流程示意图。该过程由微控制器110执行，初始化一DQS输出延迟DELAYDQS_out，例如，设置用于写数据到DRAM130中的DQS输出延迟DELAYDQS_out为0(步骤S711)。循环执行步骤 S713到S725直到一预先设定的条件满足。在执行所述循环的过程中，微控制器110使用所述设置的DQS输出延迟DELAYDQS_out将测试数据写入所述DRAM130中预先设定的地址(步骤S713)，并使用所述设置的DQS输出延迟DELAYDQS_out执行一改进的DRAM读校准(步骤S715)。所述改进的DRAM读校准大致包括步骤S411到步骤S461，步骤S473。步骤S463执行的数据窗口检测以及步骤S471和S481执行的后续检测都可从改进的DRAM读校准流程中去掉(也即，步骤S463，步骤S471及步骤S481三个步骤可从改进的DRAM读校准流程中去掉)。在此基础上，步骤S411被改变为通过设置的DQS输出延迟DELAYDQS_out将测试数据写入所述DRAM的预先设定的地址，而不再通过所述默认写参数。步骤S473被改变为步骤S461之后的下一个步骤而不再加入步骤S463和S471，步骤S473执行内容改变为根据已确定的所述阶数MARGINleft和所述阶数MARGINright将所述DQS输入延迟DELAYDQS_in设置为一整数(也即，一临时的结果)。进一步，所述微控制器110确定在改进的DRAM读校准中确定的所述数据窗口长度LENDW是否超过一预定阈值(也即，所述预定条件)(步骤S721)。当未满足所述预定条件(步骤S721的“否”的分支)，所述微控制器110将所述DQS输出延迟DELAYDQS_out增大一个阶数(步骤S723)，并确定所述增大后的DQS输出延迟DELAYDQS_out是否与预先设定的最大值相同(例如，8)(步骤S725)。如果是(步骤S725的“‘是”的分支)，所述微控制器110确定DRAM写校准失败；否则(步骤S725的“否”的分支)，所述微控制器110通过所述设置的DQS输出延迟DELAYDQS_out(为步骤S723增大后的DQS输出延迟)将测试数据写入 所述DRAM130预先设定的地址(步骤S713)，并通过所述设置的DQS输出延迟DELAYDQS_out执行改进后的DRAM读校准(步骤S715)。当所述预定条件满足时(步骤S721的“‘是”的分支)，所述循环结束。进一步，在所述循环结束之后，更新后的DQS输出延迟DELAYDQS_out和DQS输入延迟DELAYDQS_in被存入所述SRAM150和/或所述非易失性存储器170供后续使用。
再次参考图2，在完成DRAM写校准之后，所述DRAM130可被访问，则存储在所述SRAM150中的所述启动装载程序171的第一部分中的默认写参数被替换为新的在所述DRAM写校准中获得的写参数(也即，步骤S721为“是”时的DQS输出延迟DELAYDQS_out)(步骤S233)。进一步，存储在所述非易失性存储器170中的所述启动装载程序171的第一部分中的默认写参数也被替换为新的在所述DRAM写校准中获得的写参数(也即，步骤S721为“是”时的DQS输出延迟DELAYDQS_out)(步骤S235)。进一步，微控制器110将所述启动装载程序171的第二部分从所述非易失性存储器170复制到所述DRAM130中(步骤S251)。所述微控制器110从所述DRAM130中获取并执行所述启动装载程序171的第二部分的指令以完成所述系统启动(步骤S253)。尽管，图2中包括步骤S217的确定步骤，但是可以理解的是该确定步骤可省略，或者具体实现中，本发明不限于此。也即，不管DRAM读校准是否成功，步骤S231-S235都可在DRAM读校准之后被执行。
虽然本发明已经通过举例的方式以及根据优选实施例作了描述，但应当理解的是本发明不限于此。本领域技术人员还可以做各种变化和修改而不脱离本 发明的范围和精神。
权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。