采用由具有累加指令配置的编译器控制的 硬件结构的处理器的功率控制 【技术领域】
本发明涉及微处理器数字集成电路的功率控制，尤其涉及用于处理器部分的动态功率控制的装置和方法，其通过在编译器产生的指令中嵌入功率控制信息来完成。
背景技术
处理器的动态功率控制可分为两个普遍的范畴，采用时钟门控技术的逐周控制和基于功率节约模式的软件设置的长期控制。时钟门控依赖逻辑电路分析在当前时钟周期内是否要使用一个功能，如果不是，则阻止时钟传输到该功能使用的逻辑部分。这个过程消耗分析逻辑地功率来节约计时逻辑的功率。此外，由于被计时的逻辑是“活动”(active)的，因此对于时钟被阻止的周期，只有功率消耗的动态部分被消除。消除漏泄或静态部分也是所希望的。功率节约模式用于长期的功率节约，但需要更多的开销以调用该模式和恢复正常操作。
美国专利4,980,836“APPARATUS FOR REDUCING COMPUTERSYSTEM POWER CONSUMPTION”(减少计算机系统功率消耗的装置)教导了一种普遍的软件控制功率节约模式的方法，其中每个单独的处理器和I/O控制器具有功率降低模式，操作系统动态地监控每个单元的使用，并在发现没有使用单元时关断该单元。功率降低模式按惯例通过控制调节器产生电源电压来实现，这样消除功率消耗的动态和静态部分。现有技术的这种全局模式方法有许多缺点。该方法需要操作系统以功率为代价监控活动性，并且该方法不能预测将来的活动性。一个单元可被开启或关断许多次，使得实际的功率节约很小。
美国专利5,781,062“SEMICONDUCTOR INTEGRATED CIRCUIT”(半导体集成电路)教导了采用多阈值互补型金属氧化物半导体(MTCMOS)结构的逻辑，该结构产生“虚拟Vdd”和“虚拟地”，所述逻辑可以包括“页头/页尾”(header/footer)转换结构，其由全局功率节约信号控制，如“备用控制信号(Standby Control Signal)”。功率节约控制的两个模式在美国专利5,781,062中都有教导。在第一种模式中，在备用期间，页头/页尾转换装置周期性地重复导电/不导电，以向“虚拟Vdd”和“虚拟地”提供漏泄功率，从而防止逻辑电路中的信息丢失。在第二种模式中，在备用期间不提供周期性的导电间隔，从而通过消除漏泄功率提高了功率节约，但这种消除是以对“虚拟Vdd”线路放电为代价的，而且“虚拟Vdd”线路必须在活动期开始时重新充电到Vdd。如果对多个周期调用，则按这种方式关断“虚拟Vdd”和“虚拟地”只比逐周时钟门控节约更多的功率。该技术没有教导确定关断的逻辑部分不会用于以后的多个周期的方法，因此一种明确编程的全局模式是现有技术中唯一可用的方法以控制页头/页尾转换。
CMOS逻辑的功率消耗包括两个部分：当电路转换时消耗的有效功率；每当Vdd和地加在逻辑上时消耗的静态或漏泄功率。传统的有效功率的功率控制依靠逐周基础上的时钟门控来在没有使用逻辑时关断时钟。
参考图1，示出了一种用于控制静态CMOS逻辑12的漏泄功率的MTCMOS结构。当睡眠(SLEEP)信号有效时，Vdd和地与剩余的逻辑被晶体管11和13断开，因而没有消耗漏泄功率。按照惯例，睡眠模式场效应晶体管(FET)11和13的阈值高于剩余的逻辑FET，以保证最小的漏泄功率。这个技术有两个缺点：第一是睡眠模式FET的尺寸严格到不损害性能；第二是当Vdd或地被断开时，逻辑会逐渐失去存储的电荷，从而丢失所有对以前存储的状态的记忆。当电源恢复以后，逻辑中所有被放电的节点必须重新充电，消耗功率。因此，睡眠模式控制必须对多个周期调用以达到真正的功率节约。
因为很难预测处理器的逻辑在以后何时将被使用，因此现有技术依靠操作系统的全局控制以控制MTCMOS结构的睡眠模式。参考图2，示出了具有这种控制结构的处理器22。处理器22由“虚拟Vdd”和“虚拟地”供电，该“虚拟Vdd”和“虚拟地”由采用根据睡眠模式锁存器24(总是有电)的状态产生的控制信号SLEEP的FET 21和23控制。该锁存器24由处理器22通过设置(Set)信号25设置，该信号25是当没有操作时由处理器通过编程操作断言的。操作系统核必须保存在断言信号25之前恢复一些非易失性存储器(未示出)中的操作所需的处理器22的状态。一些外部事件26连接到睡眠模式锁存器24的复位端(Reset)以恢复操作。从概念上讲，对于“挂起”(Suspend)模式来说，这与一些计算机中使用的功率调节器关断是一样的。
因此，需要有一种装置和方法，可更有效地控制数字集成电路中的功率。更需要有基于特定硬件结构的未来使用知识的处理器的功率控制。
【发明内容】
一种微处理器包括逻辑电路。选择装置连接到所述逻辑电路，所述选择装置基于存储的逻辑值提供所述逻辑电路的开/关状态的转换。包括程序指令，其根据微处理器的指令序列，基于所述逻辑电路的预期使用设置存储的逻辑值，以控制所述逻辑电路的开/关状态。
在其它实施例中，选择装置可包括用于提供从电源电压到至少一个处于开启状态的逻辑电路的电源线的连接的开关。选择装置还可包括用于提供从地到至少一个处于开启状态的逻辑电路的电源线的连接的开关。微处理器可包括连接到选择装置的寄存器，用于存放存储的逻辑值。所述寄存器在若干指令周期后更新。输入表可包括用于逻辑单元的指令序列和相关的资源需求，其中逻辑单元的预期使用是根据输入表确定的。
在其它实施例中，逻辑单元的预期使用可包括在若干指令周期后逻辑装置的使用。微处理器可包括具有与逻辑装置的功率节约开/关状态对应的逻辑状态的输出表，程序指令可根据功率节约开/关状态设置存储的逻辑值以控制逻辑电路。
本发明的另一种微处理器包括多个被分成功能组的逻辑电路。每个功能组连接一个选择装置，每个选择装置基于寄存器中存储的逻辑值提供对应功能组的开/关状态的转换。程序指令设置寄存器中的逻辑值，以控制功能组的开/关状态。编译程序基于指令序列产生设置在寄存器中的逻辑值，其中指令序列预期每个功能组的使用。
每个选择装置可包括用于提供从电源电压到处于开启状态的功能组的电源线的连接的开关，或用于提供从地到处于开启状态的功能组的电源线的连接的开关。所述寄存器可包括用于每个功能组的存储单元。优选地，寄存器在若干指令周期后更新。微处理器可包括由编译程序产生的输入表，并可以包括用于每个功能组的指令序列和相关资源需求，其中功能组的使用是根据输入表确定的。功能组的使用可包括在若干指令周期后功能组的使用。微处理器可包括输出表，其包括与功能组的功率节约开/关状态对应的逻辑状态。
根据本发明的一种用于产生嵌入指令序列以控制微处理器中逻辑电路的功率的方法，产生控制微处理器的功能程序的指令序列。分析指令序列以确定在每个指令周期中哪些逻辑电路是活动的，将每个逻辑电路在当前指令周期后不活动的指令周期的个数与功能程序的每个指令周期的值进行比较。基于比较结果插入指令序列以打开或关闭每个逻辑电路。
在其它方法中，插入指令序列可包括对存有逻辑值的寄存器编程，其中每个逻辑电路基于逻辑值被打开或关闭。比较值可包括一个确定为在逻辑电路中提供净功率节约的数值。还可包括一个可机读的程序存储装置，其有形地包含可被机器执行的指令的程序，用于执行所述的方法。
从下面参照附图对示例性实施例的详细描述，本发明的这些和其它目的、特征和优点将会很明显。
【附图说明】
下面将参考附图通过对优选实施例的描述详细说明本发明，其中：
图1是根据现有技术的用于逻辑功能功率降低的多阈值CMOS(MTCMOS)结构的示意图；
图2是一种现有技术中具有全局睡眠模式控制的MTCMOS结构的处理器的结构示意图；
图3是根据本发明的一个实施例构造的处理器的示意图，该处理器被分成若干个独立控制的逻辑部分，每个部分具有单独的MTCMOS控制；
图4是根据本发明的在用于图3的处理器的编译器的代码产生的分析部分中构造的表的示意图；
图5是根据本发明的用于编译器的代码产生部分产生对图3的处理器的转换控制的系统/方法的框图/流程图；
图6是根据本发明的针对图4的实施例插入功率变换控制指令而产生的指令序列。
【具体实施方式】
本发明提供对微处理器的页头/页尾装置的控制，优选地，微处理器为采用多阈值互补型金属氧化物半导体(MTCMOS)结构的数字集成电路，虽然也可以采用其它场效应晶体管装置或其它类型的结构。基于控制逻辑不会在以后用于一些周期的知识，所选的页头/页尾装置被关闭。对特定装置的需要的知识可从存储装置、查询表或来自编译器的指令序列中提取。然后使用这种对特定装置的需要的知识开启或关闭页头/页尾开关。这些开关可包括CMOS场效应晶体管或其它任何开关装置。
在一个实施例中，当针对处理器的指令产生后并且与在其执行期间使用的指令的文本有关时，装置使用的知识能被编译器提取。在一个特别有用的实施例中，采用了一种方法，用于将微处理器的逻辑装置/电路细分为多个功率控制区域，这些区域能分别被控制，例如被自身的页头/页尾开关控制。能产生指令以分别对多个控制区域控制功率。
本发明的一个方面提供了一种微处理器数字集成电路，其被分成多个独立的逻辑组和微处理器指令集体系中的指令，其中每个逻辑组具有如独立控制页头/页尾开关的MTCMOS结构，指令允许程序控制开关的状态。构成用于微处理器的程序的指令序列可以由编译程序产生，指令序列规定了按功能的逻辑划分和页头/页尾应被开启以达到功率节约的最小时间。优选地，编译器包括程序逻辑，其确定与任何一个功能有关的资源是否将不被用于与该功能有关的最小时间间隔。在程序逻辑中提供了一个代码产生阶段，其在逻辑组没有被使用时插入关闭每个组所需的指令。程序逻辑加在编译器以及运行时间环境中以保存和恢复任何由于关断“虚拟Vdd”和“虚拟地”而丢失的状态。本发明的应用将导致功率节约大于单独的时钟门控，并提供没有与调用全局睡眠模式有关的消极系统影响的功率节约。
应当理解的是，附图中所示的元件可采用硬件、软件或软硬件结合的多种形式实现。优选地，这些元件采用硬件和软件相结合实现，并可以在一个或多个合适编程的通用数字计算机中被硬连线或存储和执行，其中计算机具有处理器、存储器和输入/输出接口。现在参考附图，其中相同的数字代表相同的或相似的元件，并从图3开始，示出了一个示例性电路100的示意图以说明本发明，然而本发明也可扩展和应用于其它电路、集成电路或半导体芯片。
在本发明的一个实施例中，处理器100包括逻辑电路112、121和123。逻辑电路的功能组进一步细分为与特定指令有关的组101-107、页头和页尾FET 108，优选地是MTCMOS，其对每个逻辑组101-107提供单独的控制(线路110，为简化省略了用于组102-106的线路110)。根据本发明，处理器100由被分成一组没有单独控制的页头/页尾开关的逻辑电路112的处理器逻辑构成。该逻辑电路组112(或多个组)不包括单独的用于整个组的MTCMOS页头/页尾控制，虽然在其它的实施例中，组112的部分或整个电路可包括单独的页头/页尾控制。提供了与特定指令类型的执行资源对应的7个单独控制的组101-107，均具有单独可控的页头/页尾开关108。
一些没有这种控制的逻辑(112)实际上能被细分，为一些细分部分提供了功率控制，然而，图3所示的划分足以说明本发明的原理。可以理解的是，本发明可应用于许多不同的逻辑排列，并且这种逻辑电路的划分能根据标准进行，例如，芯片设计者利用常识原理确定可实行和有效的电路细分而定义的标准。
在一个实施例中，所有与处理器100的当前状态有关的逻辑，包含在逻辑112中的寄存器131、133和其它寄存器(未示出)中，且这些逻辑不由“虚拟Vdd/虚拟地”供电而保持“开”。可替换地，该逻辑可由如上所述的全局信号控制的“虚拟Vdd/虚拟地”供电。然而，由于当前的处理器状态不能丢失，因此该“虚拟Vdd/虚拟地”不能与真实的Vdd/地断开，除非处理器状态已经被保存在某些非易失性存储器中。对于如上参考图2描述的采用全局功率节约模式的状态保存和恢复，非易失性存储器和操作系统支持是必需的。由于这种全面的功率控制替换方式是已知的，因此不在图3中示出。
处理器100可包括多个不同的装置。如图3所示，整数单元121包括整数逻辑，例如加法器逻辑101、整数移位器逻辑102、整数逻辑单元103和整数乘法器逻辑104，还有整数寄存器131。浮点单元123包括浮点逻辑，例如浮点加法器逻辑105、浮点除法器逻辑106和浮点乘法器逻辑107，还有浮点寄存器133。
组112包括存储器队列和总线接口单元130，用于接收作为输入的地址信息和数据，数据存储在高速缓存阵列132中的编址单元。缓存标签134可用于存储在高速缓存阵列132中的数据，以标识高速缓存阵列132中现存的信息。指令队列和调度逻辑单元136接收指令(例如专用单元指令、浮点指令和/或整数指令)，并将其调度到合适的执行资源处理(例如专用寄存器单元150、浮点单元123、整数单元121)。指令读取单元138从下一顺序的指令地址或分支目标地址中读取下一个将执行的指令。分支单元140存放被指令读取单元138读取的所有分支指令，并确定在分支后将执行的下一指令是下一顺序的指令，还是从通过分支指令规定的信息计算的地址中读取的已取分支目标的指令。装载/存储单元142执行所有的装载和存储指令，并在高速缓存阵列132和整数寄存器131、浮点寄存器133以及专用寄存器单元150中的专用寄存器如寄存器152之间提供数据传输接口。
根据本发明，由专用单元150中的位提供对每个逻辑组101-107的控制，其中专用单元150包括功率变换寄存器152。寄存器152中的值由特定的立即指令设置，该指令将值从指令文本装载到寄存器152中。下面描述通过编译器的代码发生器插入这些指令。
参考图4，在编译的代码分配阶段的结束期间，编译器构造了具有图4所示的信息的表200。表200的每一列对应一组具有单独控制的页头/页尾FET 108(图3)的逻辑(图3中标注为101-107的组)，每一行201对应按执行顺序排列的标注为1-10的指令。在表200的单元中设置检查标志，表示该资源(如逻辑组)何时被对应行的指令使用。每一列检查标志之间的距离越长，则逻辑组(101-107)被断电就越长。在优选的实施例中，编译器最好重排代码以最大化每一列的检查标志之间的距离，与编译器的最优化指示一致。一旦表200被填充，就执行图5所示的方法以产生具有合适立即数据值的“装载功率变换寄存器”的指令。在软件中最好使用图5所示的方法，其需要一个周期数作为输入，该周期数被认为是在发现真正的功率节约之前单元应被关断的最小周期数。
参考图5，例如，假设在发现真正的功率节约之前单元应被关断的最小周期数是5周(指令)。构造与图4的表200有相同行数和列数的输入表300，其中图4中的每个检查标志用输入表300中的逻辑“1”值表示。输出表301有与输入表300相同的行数和列数，并且当对逻辑(组101-107中有多个或没有一个)的开关108(图3)的控制信号被设置为“非睡眠”(NOT SLEEP)时(如逻辑被供电)，其对应列的值为“1”。在模块304中，该方法被初始化并从输入表300的第一行开始。
该方法预测功率节约期望的最小周期数(在本说明例中最小周期(或指令)数是5)，以查看是否有单元能被断电，如果有，则设置输出表301中对应的单元为“1”。该步骤在模块306中通过检查输入表300的第一行的每个单元来执行。当前的单元值用“C”表示，可有值“1”或“0”。输出表中前一行的值用“P”表示。应当注意的是，输出表301中全1的前行能被用作该方法认为的第一行。现在通过逻辑“或”与最小周期数(如5)对应的最小行数来确定指令的有效性。该逻辑“或”操作的结果用N表示。
在模块308，如果C＝1，则继续到模块310。否则继续到模块312。在模块310中，对应C＝1的单元的逻辑装置或组应保持开启。因此，输出表301中的对应位置设置为“1”。在模块312，如果逻辑单元或组(如组101-107中的一个)不在5个周期内使用(C＝0，N＝0)，或在5个周期内使用但已被断电(C＝0，P＝0)，则对应该单元的逻辑单元或组将被保持断电直到被需要时。如果这些条件成立，则在输出表301的对应位置设置“0”。
在模块314，针对是否所有行已完成进行检查。如果没有完成所有行，则在模块316中转至下一行并返回模块306。否则继续到模块318。
在模块318，执行功率控制指令“装载功率变换”的插入。插入的“装载功率变换(LPM)”指令的个数代表在关闭一些单元(如101-107)的功率节约与新指令浪费的功率和指令空间之间的平衡。在极端的情况下，新的功率控制值能被每周期都装载，这样加倍了指令的个数。在其它情况下，功率控制指令可每x个周期执行。这样，最好坚持每代码单元的功率控制指令的最大个数，通过考虑带有LPM指令和不带有LPM指令的程序的总尺寸以及执行插入的LPM指令消耗的总功率来设置x的实际值。每个插入的LPM指令可降低程序的性能，因为指令占用了一个执行周期并在其读取和执行期间消耗功率，而执行周期能用于其它指令。执行LPM指令消耗的全部功率应保持很好地低于通过关闭单元101-107(图3)的“虚拟Vdd/虚拟地”节约的功率。
参考图6，给出了一个实现图4的表200的例子，其具有根据图5的输出表301增加的功率控制指令。注意在本例中，单元在其输出表值从1到0的周期内被关闭。如图6所示，指令序列包括“装载功率变换(LPM)”指令，在该指令中包括立即数字数据组，如1111000，该指令将这个数字代码从输出表301装载到功率变换寄存器152(图3)，以使能或禁止逻辑单元/组101-107的一些、全部或没有一个。在本例中，数字代码1111000使能单元101-104，禁止或保持单元105-107在关闭状态。接下来，执行指令1，其后是另一个LPM指令(0111000)、指令2和3、LPM指令(0011000)和指令4和5。然后，在指令5和6之间插入的LPM指令早一个周期打开另一个单元，以避免在下一周期插入另一功率掩蔽指令。然后，执行指令6、7、8、LPM(1000110)、9和10。
用LPM指令主动控制功率变换寄存器152的程序的正确操作提供了寄存器的正确状态将在经过程序中断时保持。优选地，功率变换寄存器152的状态的处理集成了中断处理程序。当程序中断发生时，通常作为外部事件的结果，当前正在运行的具有相关功率变换寄存器状态的程序被停滞，并调用中断处理程序。中断处理程序首先确保程序所需的所有执行资源通过在功率变换寄存器152中设置适合于程序要求的值来供电。程序会延迟，直到LPM指令执行并且执行单元的功率状态与寄存器152中装载的状态对应为止。这个延迟是由于读取指令(在本例中是LPM)和指令执行(如打开所需的任意处于关闭的单元)之间正常的管道延迟。
在一个实施例中，被中断程序的功率变换寄存器152的状态能够在装载新的与中断处理程序的执行资源需求对应的值之前被保存。这会允许中断处理器就在被中断的程序继续进行之前恢复功率变换寄存器的值。然而，这对于正确的程序操作来说是不需要的。
可替换地，被中断的程序能通过功率掩蔽寄存器中全为“1”的值恢复，而只有轻微的功率节约损失。在恢复的程序中执行的下一个LPM指令将把功率掩蔽寄存器设置到正确的值。
本发明的上述说明提供了一种针对单发布顺序处理器的装置和编译方法。这里描述的编译器采用按概念机顺序执行的指令，并且编译器在此基础上进行分析。然而，本发明也适用于多发布的非顺序机。这可通过对这种机器的发布逻辑使用附加的硬件以分析LPM指令的掩蔽来实现。该逻辑与计分牌寄存器用途所需的逻辑相似，并且由于增加了逻辑，因此会减少功率节约。
已对采用由具有累加指令配置的编译器控制的硬件结构的处理器的功率控制的优选实施例进行了描述(仅为说明而非限制)，值得注意的是，本领域技术人员能根据上述教导进行修改和变化。因此需要理解的是，可在附加的权利要求确定的本发明的范围和精神之内对本发明的特定实施例进行变化。根据专利法的要求详细清楚地描述了本发明，所主张和期望得到保护的内容在所附权利要求中阐述。