整合对准标记与沟槽组件的制程 【技术领域】
本发明是有关于一种半导体制程，特别是有关于一种整合对准标记与沟槽组件的制程，以简化制程及降低制造成本。
背景技术
在半导体集成电路制造中，微影制程是一重要制程。微影制程是用以将图案转移至薄膜上，或是于进行离子布植制程前，形成所需的罩幕层。一般而言，在半导体集成电路制造过程中，需进行多次的微影制程，然而在微影制程步骤中，图案的对准(alignment)是一关键性步骤。当于晶圆上制作不同层的图案时，晶圆必须精确地对准于先前的图案。传统上，对准标记(alignment mark，AM)是使用于实施曝光程序前的对准作业。
对准标记通常于图案化组件区的基底或基底上的薄膜时，同时形成于组件区之外，例如晶圆的切割道(scribe line)。以下配合图1a到图1d说明习知整合对准标记与沟槽组件的制程。首先，请参照图1a，提供一基底100，例如一硅晶圆。此基底100具有一组件区10及一对准标记区20，其中对准标记区20是位于晶圆的切割道。
接着，在基底100表面上形成一图案化的罩幕层105，其由一垫氧化硅层102与一氮化硅层104所组成。之后，借由图案化的罩幕层105作为蚀刻罩幕，以蚀刻基底200而分别在组件区10及对准标记区420形成复数深沟槽。为了简化图式，此处仅在组件区10及对准标记区20各绘示一深沟槽110a及110b。其中，深沟槽110b的宽度大于深沟槽110a。
接下来，分别在深沟槽110a及110b下半部形成沟槽电容118a及118b，其包含上电极116a及116b、电容介电层114a及114b及下电极112a及112b。接着，分别在沟槽电容118a及118b上方的深沟槽110a及110b侧壁形成一颈圈绝缘层117a及117b。之后，分别在深沟槽110a及110b中形成导电层120a及120b，例如复晶硅层。导电层120a及120b的高度大体与颈圈绝缘层117a及117b相同。
接下来，在罩幕层105上形成另一导电层122，例如复晶硅层，并填入深沟槽110a及120b。
接下来，请参照图1b，以罩幕层105作为研磨终止层对导电层122实施一化学机械研磨处理(chemical mechanic polishing，CMP)，而分别在深沟槽110a及110b留下部分地导电层122a及122b。
接下来，请参照图1c，回蚀刻导电层122a及122b以分别在深沟槽110a及110b留下部分的导电层124a及124b。深沟槽110a中的导电层120a及124a是作为沟槽电容118a的导线层。深沟槽110b及其中的沟槽电容118b及导电层120b及124b是作为对准标记。
由于深沟槽110b中形成有沟槽电容118b及导电层120b及124b，降低对准标记区10的基底100的高度落差而降低对准标记的影像对比(contrast)。因此，请参照图1d，借由微影制程在罩幕层105上形成一光阻图案层(未绘示)以完全覆盖深沟槽110a而仅露出深沟槽110b。之后，利用光阻图案层作为罩幕以蚀刻完全去除导电层124b及部分的导电层120b与部分的颈圈绝缘层117b而留下部分的导电层120c与部分的颈圈绝缘层117c，借以增加对准标记区10的基底100的高度落差。
然而，上述制程过于繁复，因而增加制造成本及时间并降低产能。
【发明内容】
有鉴于此，本发明的目的在于提供一种整合对准标记与沟槽组件的制程，借以简化制程步骤，进而降低制作成本及时间同时增加产能。
根据上述的目的，本发明提供一种整合对准标记与沟槽组件的制程。首先，提供具有一第一沟槽及一第二沟槽的基底。其中，第二沟槽是作为对准标记且其宽度大于第一沟槽。接着，在第一及第二沟槽下半部各形成一沟槽组件，再在沟槽中的沟槽电容上形成一第一导电层。之后，在基底上形成一第二导电层并填入第一沟槽且同时于第二沟槽内表面顺应性形成此第二导电层。最后，回蚀刻第二导电层，以完全去除第二沟槽的第二导电层及一部分的第一导电层，且同时在第一沟槽中留下部分的第二导电层。其中，上述方法更包括在回蚀刻第二导电层的前实施一化学机械研磨处理步骤，以去除该基底上的该第二导电层。
再者，第一导电层可为一复晶硅层且其厚度在2000到4000埃的范围。第二导电层可为一复晶硅层且其厚度在2000到4000埃的范围。
【附图说明】
图1a到图1d是绘示出习知整合对准标记与沟槽组件的制程的剖面示意图。
图2a到图2f是绘示出根据本发明实施例的整合对准标记与沟槽组件的制程的剖面示意图。
图号说明：
10-组件区； 20-对准标记区；
100-基底； 102-垫氧化硅层；
104-氮化硅层； 105-罩幕层；
110a、110b-沟槽； 112a、112b-下电极；
114a、114b-电容介电层； 116a、116b-上电极；
117a、117b、117c-颈圈绝缘层； 118a、118b-沟槽电容；
120a、120b、120c、122、122a、122b、124a、124b-导电层；
30-组件区； 40-对准标记区；
200-基底； 202-垫氧化硅层；
204-氮化硅层； 205-罩幕层；
206-光阻层； 208a、208b-开口；
210a、210b-沟槽； 212a、212b-下电极；
214a、214b-电容介电层； 216a、216b-上电极；
217a、217b、217c-颈圈绝缘层； 218a、218b-沟槽电容；
220a、220b、220c、222、222a、222b、222c-导电层。
【具体实施方式】
以下配合图2a到图2f说明本发明实施例的整合对准标记与沟槽组件的制程。首先，请参照图2a，提供一基底200，例如一硅晶圆。此基底200具有一组件区30及一对准标记区40，其中对准标记区30是位于晶圆的切割道(scribe line)。
接着，在基底200表面上形成一罩幕层205，其可为单层结构或数层的堆栈结构。如图中所示，罩幕层205较佳是由一层垫氧化硅层202与一层较厚的氮化硅层204所组成。其中，垫氧化硅层202的厚度约100埃()左右，且其形成方法可为热氧化法或是以习知的常压(atmospheric)或低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)沉积而成。在垫氧化硅层202之上的氮化硅层204的厚度约在1000到2000埃的范围，且可利用低压化学气相沉积法，以二氯硅烷(SiCl2H2)与氨气(NH3)为反应原料沉积而成。
接着，在罩幕层205表面上形成一层光阻层206。之后，借由习知微影制程于光阻层206中形成复数开口208a及208b。其中，开口208a是位于组件区30上方而开口208b是位于对准标记区40上方，且开口208b的宽度大于开口208a。以光阻层206作为罩幕来对罩幕层205进行非等向性蚀刻制程，例如反应离子蚀刻(reactive ion etching，RIE)而将开口208a及208b转移至罩幕层205中并露出部分的基底200表面。
接下来，请参照图2b，以适当蚀刻溶液或灰化处理来去除光阻层206之后，借由罩幕层205作为蚀刻罩幕，进行非等向性蚀刻制程，例如反应离子蚀刻，以将罩幕层205的开口下方的基底200蚀刻至一预定深度而分别在组件区30及对准标记区40形成复数深沟槽。为了简化图式，此处仅在组件区30及对准标记区40各绘示一深沟槽210a及210b。同样地，深沟槽210b的宽度大于深沟槽210a。
接下来，请参照图2c，利用习知的方法分别在深沟槽210a及210b下半部形成沟槽组件218a及218b。在本实施例中，沟槽组件218a及218b是以沟槽电容作为范例。沟槽电容218a及218b包含上电极216a及216b、电容介电层214a及214b及下电极212a及212b。下电极212a及212b是环绕于下半部深沟槽210a及210b的基底200中。上电极216a及216b是设置于下半部的深沟槽210a及210b中，其可由复晶硅所构成。电容介电层214a及214b是设置于下电极212a及212b与上电极216a及216b之间。
接着，在沟槽电容218a及218b上方的深沟槽210a及210b侧壁形成由氧化硅所构成的颈圈绝缘层217a及217b。之后，借由习知沉积技术，例如化学气相沉积(CVD)，在罩幕层205上形成一导电层(未绘示)，例如复晶硅层，并填入深沟槽210a及210b中。回蚀刻上述导电层，以分别在深沟槽210a及210b中留下部分的导电层220a及220b。导电层220a及220b的高度大体与颈圈绝缘层217a及217b相同，且其厚度在2000到4000埃的范围。
接下来，请参照图2d到图2f，进行本发明的关键步骤。在图2d中，借由习知沉积技术，例如CVD，在组件区30的罩幕层205上形成另一导电层222，例如复晶硅层，并填入深沟槽210a。同时，导电层222亦形成于对准标记区40的罩幕层205及顺应性形成于深沟槽210b内表面。在本实施例中，导电层222厚度在2000到4000埃的范围。
接下来，请参照图2e，对导电层222实施一研磨处理，例如化学机械研磨处理(CMP)，并以罩幕层205作为研磨终止层而分别在深沟槽210a及210b留下部分的导电层222a及222b。
最后，请参照图2f，借由等向性蚀刻来回蚀刻导电层222a及222b。在此步骤中，完全去除了对准标记区40的导电层222b以及去除部分的导电层220b及部分的颈圈绝缘层217b而留下部分的导电层220c及颈圈绝缘层217c而完成对准标记的制作。此处，完全去除导电层222b的目的在于使对准标记区40的基底200高度落差而增加对准标记于微影制程的影像对比(contrast)。同时，在此步骤中，同样会去除组件区30中部分的导电层222a而留下部分的导电层222c。此处，导电层222c及导电层220a是作为沟槽电容218a的导线层。
另外，需注意的是，由于导电层222是顺应性形成于其内表面而并非完全填满深沟槽210b，因此可直接进行上述的等向性蚀刻而无需于蚀刻前进行上述研磨处理，借以进一步简化制程步骤。
根据本发明的方法，位于对准标记区的导电层222可经由等向性蚀刻而完全去除。相较于习知技术中使用至少两次的蚀刻制程及一次微影制程而言，可有效地简化制程步骤而降低制作成本及制造时间，同时增加产能。