阵列栅极驱动电路与显示面板技术领域
本发明涉及一种阵列栅极驱动电路与显示面板，特别是用于非晶硅薄
膜晶体管(thinfilmtransistor,TFT)的阵列栅极驱动电路与显示面板。
背景技术
阵列栅极驱动电路(Gate-driverOnArray)技术现在已经在面板中被广泛
采用，它可以节省栅极集成电路(integratedcircuit,IC)的成本，也能够缩减面
板边框的宽度，对现在流行的窄边框设计非常有利，是未来面板设计的一个
重要技术。
通常使用非晶硅(AmorphousSilicon,a-Si)薄膜晶体管的阵列栅极驱动电
路往往都需要设计一个升压电容，这个电容一端连接于栅极输出端，另外一
端连接阵列栅极驱动电路对应的栅极线。当阵列栅极驱动电路输出栅极脉冲
时，升压电容可以抬升栅极输出端的电位，保证阵列栅极驱动电路的正常输
出。
但是这种设计也存在一个缺点，升压电容直接和栅极线连接，在栅极
脉冲输出时，它一方面抬升栅极输出端的电压，但另一方面也成为了栅极线
的一个寄生电容，直接后果就是造成栅极脉冲的电阻电容延迟(RCDelay)更
加严重。随着面板的尺寸的逐渐增大，分辨率的逐渐提高，栅极线的负载电
容越来越大，而升压电容的存在就使得这个问题更加突出。这样很可能造成
面板内的像素充电不足，从而降低面板的显示品质。
发明内容
鉴于以上问题，本发明针对这个问题，对阵列栅极驱动电路的升压电
容结构进行了重新设计，采用了两个薄型晶体管在装置电压(高电位)VDD和
公共接地电压(低电位)VSS之间进行分压，并将中间的分压点连接一升压电
容，利用分压点电位的变化对栅极输出端电位进行抬升，达到与现有阵列栅
极驱动电路设计同样的效果。
本发明一实施例提出一种阵列栅极驱动电路，位于一显示面板中，所
述阵列栅极驱动电路包括一第一薄型晶体管，所述第一薄型晶体管的一栅极
与一源极相连并接收一频率信号；一第二薄型晶体管，所述第二薄型晶体管
的一源极与所述第一薄型晶体管的一漏极相连，且所述第二薄型晶体管的一
栅极输出一栅极输出信号；一第三薄型晶体管，所述第三薄型晶体管的一栅
极与所述第二薄型晶体管的所述源极相连，所述第三薄型晶体管的一源极与
所述第一薄型晶体管的所述源极相连；一第四薄型晶体管，所述第四薄型晶
体管的一源极与所述第三薄型晶体管的一漏极相连，所述第四薄型晶体管的
一栅极与所述第二薄型晶体管的所述栅极相连；一第五薄型晶体管；一第六
薄型晶体管，所述第六薄型晶体管的一源极与所述第五薄型晶体管的一漏极
相连，所述第六薄型晶体管的一栅极与所述第四薄型晶体管的所述源极相连；
一第七薄型晶体管，所述第七薄型晶体管的一栅极与所述第六薄型晶体管的
所述栅极相连；一第八薄型晶体管，所述第八薄型晶体管的一源极与所述第
五薄型晶体管的一栅极相连，所述第八薄型晶体管的一漏极与所述第五薄型
晶体管的一漏极相连；一第九薄型晶体管，所述第九薄型晶体管的一栅极与
所述第八薄型晶体管的一栅极相连，所述第九薄型晶体管的一源极与所述第
七薄型晶体管的一源极相连；一第一升压薄型晶体管，所述第一升压薄型晶
体管的一栅极与所述第九薄型晶体管的所述源极相连，并且输出一栅极线输
出信号；一第二升压薄型晶体管，所述第二升压薄型晶体管的一源极与所述
第一升压薄型晶体管的一漏极相连于一分压点；一升压电容，连接于所述第
八薄型晶体管的一漏极与所述分压点之间；一第十二薄型晶体管，所述第十
二薄型晶体管的一源极与所述第八薄型晶体管的所述漏极相连；一第十三薄
型晶体管，所述第十三薄型晶体管的一栅极与所述第十二薄型晶体管的所述
源极相连；一第十四薄型晶体管，所述第十四薄型晶体管的一栅极与所述第
十三薄型晶体管的所述栅极相连，所述第十四薄型晶体管的一漏极与所述第
一升压薄型晶体管的所述栅极相连；以及一第十五薄型晶体管，所述第十五
薄型晶体管的一源极与所述第十四薄型晶体管的所述漏极相连，所述第十五
薄型晶体管的一栅极与所述第十二薄型晶体管的一栅极相连。
较优选地，所述第二升压薄型晶体管的一栅极与所述第九薄型晶体管
的所述栅极相连接。
较优选地，所述第二升压薄型晶体管的一栅极与上一级阵列栅极驱动
电路传下来的起始信号相连接。
较优选地，所述第二升压薄型晶体管的所述栅极接收所述显示面板所
传送的一控制信号，所述控制信号控制所述第一升压薄型晶体管与所述第二
升压薄型晶体管的其中至少一个是关断状态。
较优选地，当所述第一升压薄型晶体管被导通时，所述第二升压薄型
晶体管被关断，所述分压点的电压是一高电位，并能通过所述升压电容拉高
所述栅极输出信号的电位。
较优选地，当所述第一升压薄型晶体管被关断时，所述第二升压薄型
晶体管被导通，所述分压点的电压是一低电位，无法通过所述升压电容拉高
所述栅极输出信号的电位。
本发明中升压电容不再直接和栅极线连接，降低了栅极线上的寄生电
容，对面板显示品质的改善是非常有利的。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实
施例并配合附图做详细说明。
附图说明
图1是依据本发明一实施例的阵列栅极驱动电路的电路图；
图2是图1中的数组栅极驱动电路在正常工作时的波形图；以及
图3是依据本发明另一实施例的阵列栅极驱动电路的电路图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施
的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、
「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图
式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制
本发明。
请参照图1，图1是依据本发明一实施例的阵列栅极驱动电路的电路
图，如图1所示，阵列栅极驱动电路10位于一显示面板中，所述阵列栅极
驱动电路10包括一第一薄型晶体管T1，所述第一薄型晶体管T1的一栅极
与一源极相连并接收一频率信号CK；一第二薄型晶体管T2，所述第二薄型
晶体管T2的一源极与所述第一薄型晶体管T1的一漏极相连，且所述第二薄
型晶体管T2的一栅极输出一栅极输出信号S_Q；一第三薄型晶体管T3，所
述第三薄型晶体管T3的一栅极与所述第二薄型晶体管T2的所述源极相连，
所述第三薄型晶体管T3的一源极与所述第一薄型晶体管T1的所述源极相连；
一第四薄型晶体管T4，所述第四薄型晶体管T4的一源极与所述第三薄型晶
体管T3的一漏极相连，所述第四薄型晶体管T4的一栅极与所述第二薄型晶
体管T2的所述栅极相连；一第五薄型晶体管T5；一第六薄型晶体管T6，所
述第六薄型晶体管T6的一源极与所述第五薄型晶体管T5的一漏极相连，所
述第六薄型晶体管T6的一栅极与所述第四薄型晶体管T4的所述源极相连；
一第七薄型晶体管T7，所述第七薄型晶体管T7的一栅极与所述第六薄型晶
体管T6的所述栅极相连；一第八薄型晶体管T8，所述第八薄型晶体管T8
的一源极与所述第五薄型晶体管T5的一栅极相连，所述第八薄型晶体管T8
的一漏极与所述第五薄型晶体管T5的一漏极相连；一第九薄型晶体管T9，
所述第九薄型晶体管T9的一栅极与所述第八薄型晶体管T8的一栅极相连，
所述第九薄型晶体管T9的一源极与所述第七薄型晶体管T7的一源极相连；
一第一升压薄型晶体管T10，所述第一升压薄型晶体管T10的一栅极与所述
第九薄型晶体管T9的所述源极相连，并且输出一栅极线输出信号S_G；一
第二升压薄型晶体管T11，所述第二升压薄型晶体管T11的一源极与所述第
一升压薄型晶体管T10的一漏极相连于一分压点K，所述第二升压薄型晶体
管T11的一栅极与所述第九薄型晶体管T9的所述栅极相连；一升压电容
C_boost，连接于所述第八薄型晶体管T8的一漏极与所述分压点K之间；一
第十二薄型晶体管T12，所述第十二薄型晶体管T12的一源极与所述第八薄
型晶体管T8的所述漏极相连；一第十三薄型晶体管T13，所述第十三薄型
晶体管T13的一栅极与所述第十二薄型晶体管T12的所述源极相连；一第十
四薄型晶体管T14，所述第十四薄型晶体管T14的一栅极与所述第十三薄型
晶体管T13的所述栅极相连，所述第十四薄型晶体管T14的一漏极与所述第
一升压薄型晶体管T10的所述栅极相连；以及一第十五薄型晶体管T15，所
述第十五薄型晶体管T15的一源极与所述第十四薄型晶体管T14的所述漏极
相连，所述第十五薄型晶体管T15的一栅极与所述第十二薄型晶体管T12的
一栅极相连。
其中在装置电压VDD和公共接地电压VSS之间，由两个串联的TFT
支路，第一升压薄型晶体管T10与第二升压薄型晶体管T11进行连接，第一
升压薄型晶体管T10的栅极与本级数组栅极驱动电路10对应的栅极线(无图
示)连接，第二升压薄型晶体管T11的栅极接收信号S_XCK，较优选地，所
述控制信号S_XCK控制所述第一升压薄型晶体管T10与所述第二升压薄型
晶体管T11的其中至少一个是关断状态，使这条支路的电流维持在一个很小
的状态，不会使得GOA电路的功耗增加。较优选地，当所述第一升压薄型
晶体管T10被导通时，所述第二升压薄型晶体管T11被关断，所述分压点K
的电压是一高电位，并能通过所述升压电容C_boost拉高所述栅极输出信号
S_Q的电位，而当所述第一升压薄型晶体管T10被关断时，所述第二升压薄
型晶体管T11被导通，所述分压点K的电压是一低电位，无法通过所述升压
电容C_boost拉高所述栅极输出信号S_Q的电位。
如上所述，升压电容C_boost一端和栅极输出端连接，另外一端则是和
分压点K相连，数组栅极驱动电路10正常工作时，分压点K的电压波形和
栅极线输出信号S_G的波形是完全一致的，所以当栅极线输出时，升压电容
C_boost仍然能够对栅极输出信号S_Q的电位起到拉升的作用。这种新的结
构设计避免了栅极线直接与升压电容C_boost连接，从而降低了栅极线的负
载，降低了电阻电压延迟(RCDelay)，对像素的充电和显示品质的改善都是
非常有利的。
请参照图2，图2是图1中的数组栅极驱动电路在正常工作时的波形图，
从图2中可以看到，分压点K的电压在频率信号CK1、CK2、CK3、CK4的
整个时序内，只有本级栅极线输出栅极线输出信号S_G时是高电位，其他时
间分压点K都是出于低电位状态，这与本级栅极线的波形是完全一致的，因
此它就可以代替传统数组栅极驱动电路中的栅极线与升压电容连接。
另外，栅极输出信号S_Q的波形和传统的数组栅极驱动电路是相同的，
上一级的数组栅极驱动电路(无图标)打开时，栅极输出信号S_Q电位进行第
一次拉升，而本级数组栅极驱动电路10输出时，栅极输出信号S_Q电位进
行第二次拉升，保证了数组栅极驱动电路10的正常工作。升压电容C_boost
往往都设计的比较大，所以这样设计带来的改善是非常明显的。由于栅极线
的寄生电容减小，栅极线输出信号的波形更加接近于理想波形，面内像素的
充电和显示品质都能得到提升。
请参照图3，图3是依据本发明另一实施例的阵列栅极驱动电路10’
的电路图，与图1中的阵列栅极驱动电路10相比，图3中第二升压薄型晶
体管T11’的栅极与上一级阵列栅极驱动电路(无图示)传下来的起始信号
S_ST’连接，这样也同样可以保证在任一时间点第一升压薄型晶体管T10’
和第二升压薄型晶体管T11’至少有一个是被关断的状态，也能保证电路功
耗不会增加。上一级阵列栅极驱动电路输出时，第二升压薄型晶体管T11’
是被导通的状态，第一升压薄型晶体管T10’被关断，分压点K’为低电位。
而当本级阵列栅极驱动电路10’输出时，第一升压薄型晶体管T10’被导通，
第二升压薄型晶体管T11’被关闭，分压点K’为高电位，此时它可以通过
升压电容C_boost’对栅极输出信号S_Q’的电位进行拉升。而在其他时间
点，第一升压薄型晶体管T10’和第二升压薄型晶体管T11’都同时处于低
电位状态，通过其他下拉电路的下拉和升压电容C_boost’的耦合作用，分
压点K’都会维持在一个低电位的状态。这样设计的优点在与避免了第二升
压薄型晶体管T11’的栅极受到控制信号S_XCK’的高频加压，对电路信赖
性的提升是有利的。
本发明中升压电容不再直接和栅极线连接，降低了栅极线上的寄生电
容，对面板显示品质的改善是非常有利的。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例
并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范
围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范
围为准。