调整读出电压的存储器存储装置 【技术领域】
本发明一般涉及集成电路存储器的领域。更具体地说，本发明涉及用于调整读出电压的存储器存储装置和方法。
背景技术
随着对集成电路的需求不断增加，制造商致力于将越来越多的存储单元集成到各个芯片中。集成电路存储器一般按照二维阵列设置，其中行导体和列导体相交于阵列中的每个存储单元。因为许多应用要求短的存取时间和高的数据传输速率，所以存储器经过设置，可以同时向多个存储器存储装置写入或读取数据。
一种流行的存储器是只读存储器(ROM)。两种常见类型的ROM是掩模ROM和现场可编程ROM。在掩模ROM中，每个存储单元中存储的信息在制造过程中被永久性地编程，之后无法更改。现场可编程ROM可以在制造过程之后编程，在一些应用中更受欢迎，因为它们使最终用户能够库存可用于许多应用中的单一部件类型。
一种类型的现场可编程ROM包括具有存储元件和控制部件的存储单元。通常，存储元件最初是非导通的或对于电流具有高电阻，它们可以被编程为通过在存储元件两端施加适当电压而变为导通或具有低电阻。可以通过读出对应于正在读取的被寻址存储单元的电流来读取存储元件编程后的状态。
常规ROM存储器阵列的一个问题是，行线或列线电流可能组合，而使精确读取存储器更困难。例如，相交于阵列中存储单元的行线和列线延伸到阵列的整个长度。如果选择特定行线和多个列线，沿该公共行线定位的选定存储单元被编程为导通或具有低电阻，它们提供在该公共行线上组合的电流。随着这种公共行线电流增加，可能使读出余量劣化，导致更难于检测该存储单元地非编程状态与编程状态的差异。
从上述来看，需要一种当选择多个存储单元时检测非编程状态和编程状态之间差异的功能提高的存储器。
【发明内容】
本发明的一个方面提供一种存储器存储装置和方法。该存储器存储装置包括可配置为至少具有第一导通状态的存储单元，并且包括分别与所述存储单元电耦合的第一和第二导体。调整电路配置成当存储单元被配置为具有第一导通状态时调整第二导体上的读出电压，使之与通过第一导体的电流无关。
【附图说明】
图1是说明本发明的一个实施例的存储器存储系统的框图。
图2是说明存储模块的一个实施例的存储卡的框图。
图3是说明存储模块的一个实施例的剖视立体图。
图4A和图4B是说明存储阵列中所采用的存储单元的一个实施例的原理图。
图5是说明存储单元的一个实施例的简化平面图。
图6是说明存储单元阵列的一个示范实施例的原理图。
图7是说明存储单元阵列寻址电路的一个实施例的局部原理图。
图8是说明调整电路的第一和第二示范实施例的原理图。
图9是说明调整电路的第三和第四示范实施例的原理图。
图10是说明局部存储单元阵列中包含的图8的调整电路的第一和第二示范实施例的原理图。
图11是说明局部存储单元阵列中包含的图9的调整电路的第三和第四示范实施例的原理图。
【具体实施方式】
在最佳实施例的下列详细说明中，参考构成说明的一部分的附图，其中通过举例说明可以实施本发明的特定实施例。要明确的是，在不背离本发明范围的前提下可以采用其它实施例并且可以进行结构上或逻辑上的更改。因此，下文的详细说明不是出于限定的目的，本发明的范围由所附权利要求书定义。
图1是说明本发明的一个实施例的存储器存储系统或装置8的框图。在所述实施例中，存储器存储装置8包括具有I/O接口连接器12的存储卡10，通过所述连接器12在存储卡10和与之电耦合的装置20之间进行通信。接口连接器12电耦合到接口和控制电路14，电路14又连接到可拆卸存储模块18。存储模块18包括用于数据存储的电子装置。在各种实施例中，存储模块18包括用于寻址、控制、检测、纠错编码(ECC)以及其它适合功能的电路。在一个实施例中，存储模块18被插入存储卡10中的槽中，它可以拆卸并更换为另一个存储模块18。在所述实施例中，当将存储模块18插入存储卡10时，它通过内部接口16与接口和控制电路14电耦合。
图2是说明存储模块18的一个实施例的存储卡10的框图。在所述实施例中，存储模块18与接口和控制电路14电耦合。在一个实施例中，存储模块18由叠层22的堆栈构成。在一个实施例中，每个叠层22具有提供数据存储功能的存储单元40的存储单元阵列24(参见图4A和4B)。各层22包括寻址电路26，它们通过内部接口16将各个存储单元阵列24与接口和控制电路14耦合。在一个实施例中，各层22上的寻址电路26可使存储模块18的各层22之间的互连导体更少，从而减少制造工序数并降低成本。
图3是说明存储模块18的一个实施例的剖面立体图。在所示实施例中，每层22包括在衬底32上形成的存储单元阵列24和寻址电路26。存储单元阵列24包括存储单元40。在一个实施例中，寻址电路26包括列和行复用电路，它们被布置为与存储单元阵列24的相应垂直边缘相邻。在一个实施例中，输入/输出(I/O)引线28在制造工序中形成于衬底32上。在一个实施例中，行I/O引线28从寻址电路26延伸到衬底32的第一相邻边，而列I/O引线28从寻址电路26延伸到衬底32的第二相邻边。在所示实施例中，每个I/O引线28终止于相应的焊盘30。图示所示焊盘30部分暴露于衬底32的边缘。
在所示实施例中，叠层22按同一取向堆叠并层压在一起。在其它实施例中，叠层22可以按其它适合的取向堆叠。在所示实施例中，通过导电接触构件34与焊盘30的暴露部分形成电接触，如局部剖面图所示。接触构件34沿存储模块18的侧面延伸，方向为横切各层22的平面。每个接触构件34与一个或多个层22的各焊盘30形成电接触。在一个实施例中，接触构件34通过内部接口16将存储模块18耦合到接口和控制电路14。在一个实施例中，每个层22由聚合物塑料构成。在其它实施例中，采用其它适合的材料构成层22。
图4A是说明存储单元阵列24中所采用的存储单元40的一个实施例的示意图。在所示实施例中，存储单元阵列24包括存储模块18中设在每层22上的存储单元40。存储单元阵列24还包括导电行线46和导电列线48。每个存储单元40位于行线46和列线48的相交处。每个存储单元40包括与控制元件44串连的存储元件42。存储元件42为存储单元40提供数据存储功能，而控制元件44协助利用行线46和列线48对存储单元40寻址，以写入或读取存储的数据。存储单元40的一个实施例在图4B中详细说明。
在一个实施例中，每个存储单元40包括一次性写入存储元件42。一次性写入存储元件42只能写入一次，因此之后无法更改。在一个实施例中，一次性写入存储元件42被制造为每个存储单元40的初始第一存储状态为逻辑“0”。写入过程中，选定的存储单元40可以被更改为第二存储状态，即逻辑“1”。一旦逻辑“1”被写入选定的存储单元40，选定的存储单元40无法被更改回逻辑“0”。在另一个实施例中，一次性写入存储元件40被制造为每个存储单元40的初始第一存储状态为逻辑“1”。写入过程中，选定的存储单元40可以被更改为第二存储状态，即逻辑“0”。一旦逻辑“0”被写入选定的存储单元40，选定的存储单元40无法被更改回逻辑“1”。在其它实施例中，存储单元40可配置为在逻辑“0”和“1”之间被写入或更改任何适合的次数。
在一个实施例中，每个存储单元40包括反熔断存储元件42。通过在存储单元40两端施加编程电压以更改反熔断存储元件42的电阻来完成对反熔断存储元件42编程。在一个实施例中，存储单元40在进行编程之前被配置为具有第一电阻状态。在该实施例中，存储单元40在进行编程之后被配置为具有第二电阻状态。在一个实施例中，配置在第一电阻状态的存储单元40具有至少一兆欧的电阻值。在一个实施例中，配置在第二电阻状态的存储单元40具有100千欧姆或更低的第二电阻值。在一个实施例中，在被编程之前反熔断存储元件42被配置为在电气上基本不导通或者具有非导通状态，而在被编程之后被配置为电气上导通或具有导通状态。在一个实施例中，反熔断存储元件42的第一电阻值或非导通状态表示一个逻辑状态，如逻辑“0”。编程之后，反熔断存储元件42的第二电阻值或导通状态表示相反的逻辑状态，如逻辑“1”。在一个实施例中，反熔断存储元件42的第一电阻值或非导通状态表示一个逻辑状态，如逻辑“1”。编程之后，反熔断存储元件42的第二电阻值或导通状态表示相反的逻辑状态，如逻辑“0”。
在其它实施例中，存储单元40可配置为具有任何适当数量的导通状态。在各种实施例中，存储单元40可配置为在不同导通状态具有不同电阻值。在各种实施例中，存储单元40可配置为被编程到任何适合数量的导通状态任何适合的次数。
在其它实施例中，每个存储单元40可以包括与任何适当控制元件44串联的任何适当存储元件42。在一个实施例中，熔丝元件42与控制元件44(如二极管控制元件)以串联形式耦合。在一个实施例中，存储元件42或控制元件44可以由任何适当数量的材料层构成。在一个实施例中，存储元件42是隧道结存储元件42，控制元件44是隧道结控制元件44。
在一个实施例中，每个存储单元40包括初始导电的熔丝元件42。熔丝元件42的导通状态表示一个逻辑状态，如逻辑“0”。为了将数据写入存储阵列24，利用行线46和列线48寻址被选择以存储逻辑“1”的每个存储单元40，其熔丝元件42被熔断，从而将其设为非导通状态。熔丝元件42的非导通状态表示相反的逻辑状态，如逻辑“1”。在其它实施例中，导通状态表示逻辑“1”，而非导通状态表示逻辑“0”。在一个实施例中，熔断熔丝元件42是单向操作，存储单元40是一次性写入存储单元40。在其它实施例中，熔丝元件42可以被编程为处于非导通状态，然后再被编程为处于导通状态。
在一个实施例中，在所选的列线48与所选的行线46之间施加足以熔断存储单元40的熔丝元件42的预定电流。从而执行数据写操作。在一个实施例中，利用所选的行线46和所选的列线48读出存储单元40的存储电阻状态，从而执行读操作。
在所示实施例中，控制元件44是二极管元件44，用于通过行线46和列线48寻址所选的存储单元40。如果没有二极管元件44，会在所选行线46和所选列线48之间存在许多电流路径通过存储单元40。二极管元件44构成通过每个存储单元40的单向导电路径，从而可以采用单条行线46和单条列线48来唯一地寻址和传送电流通过所选的单个存储单元40。
图5是说明设在衬底32上的存储单元40的一个实施例的简化平面图。在所示实施例中，存储单元40位于行线46和列线48的相交处。在一个实施例中，行线46和列线48是正交的。在行线46和列线48的每个相交处，连接到存储单元40。在一个实施例中，存储单元40包括存储元件42和控制元件44，它们以串联形式彼此电耦合。在一个实施例中，控制元件44包括如下取向的二极管44，使得如果在所有行线46和所有列线48之间施加公共电位，则所有的二极管44按同一方向偏置。
在所示实施例中，半导体层50被图示为单一层，以便简化本发明的说明。实际上，半导体层50由形成存储单元40的适当数量的不同材料层构成。在各种实施例中，这些层包括属于半导体材料的材料或包括诸如金属或电介质的材料。在各种实施例中，这些材料被安排在构成存储元件42和控制元件44的各层中。在其它实施例中，存储元件42和控制元件44是分开形成的。
图6是说明存储单元阵列24的一个示范实施例的原理图。在图6所示的示范实施例中，表示出8行×8列的存储单元阵列24。在其它实施例中，也可以采用其它适当规格的存储单元阵列24。
在示范实施例中，只有一个存储单元40被选中。向行线46和列线48施加电压，使得除一个选定行线46之外的所有行线46被偏置在电位“-V”，而一个选定行线46偏置在电位“+V”。在示范实施例中，除一个选定列线48之外的所有列线48偏置在电位“+V”，而一个选定列线48偏置在电位“-V”。在该示范实施例中，仅所选存储单元40的所选二极管44’正向偏置。
在图6所示的示范实施例中，所选二极管44′位于存储阵列24的左上角，它被选定并正向偏置。在其它示范实施例中，可以选择任何一个或多个存储单元40，以使对应的二极管44正向偏置。在图6的示范实施例中，与所选行线46和所选列线48电耦合的未选中二极管44未被施加偏置电压。存储阵列24中其余的二极管44被反向偏置。如果通过图6所示施加的电压电位在所选行线46和所选列线48之间导通电流，则与所选二极管44’电耦合的所选存储元件42、乃至所选存储单元40被配置为具有第二电阻状态或导通状态。反之，如果在此配置中导通极少电流或没有电流，则所选存储元件42、乃至所选存储单元40被配置为具有第一电阻状态或非导通状态。
在示范实施例中，为了更改所选存储单元40中存储的逻辑状态，可以更改施加到所选行线46和所选列线48的电压的振幅，产生超过存储元件42的阈值电流的电流。这导致存储元件42更改状态。在各种实施例中，更改所选存储元件42的状态所需的阈值电压或电流可以在制造存储阵列24时设置为适当值。在一个实施例中，阈值电压或电流与通过存储单元40的电流密度相关，因此阈值电压或电流可以通过更改存储元件42的结面积来调整。在一个实施例中，减小行线46和列线48相交处的横截面积，也会减小达到更改存储元件42的状态所要求的临界电流密度所需施加的阈值电压或电流。
图7是说明存储单元阵列寻址电路的一个实施例的局部原理电路图。在一个实施例中，采用称为置换二极管逻辑的逻辑方案来执行地址复用和去复用功能。如图7所示，存储单元40包括串联的存储元件42和控制元件44。在所示的实施例中，控制元件44包括二极管44。存储单元40耦合在线46/48与线48/46之间。地址二极管逻辑电路60耦合到线46/48，地址二极管逻辑电路66耦合到线48/46。地址电路60包括耦合在线46/48和上拉电压或第一电压+V之间的电阻元件62或第一电阻器62。地址电路60还包括阳极耦合到线46/48以及阴极由X、Y和Z所表示的各个地址输入电压控制的地址二极管64。地址二极管逻辑电路66类似地由耦合在线48/46到下拉电压或第二电压-V之间的电阻元件68或第二电阻68构成。地址二极管70的阴极耦合到线48/46，而阳极由A、B和C表示的各地址输入电压控制。在一个实施例中，线46/48是行线46而线48/46是列线48。在一个实施例中，线46/48是列线48，而线48/46是行线46。
在一个示范实施例中，地址电路60对于行地址输入电压(X、Y、Z)采用+V和-(V+ΔV)的逻辑电平。在该示范实施例中，当电压+V表示逻辑“1”时，行地址电路60用作“与”门，其中二极管阴极(X、Y、Z)为输入，线46/48为输出。仅当所有三个行地址输入(X、Y、Z)均为高电平时，线46才为高电平(+V)。同样，地址电路66用作负逻辑“与”门。在此情况中，如果在地址输入(A、B、C)处施加逻辑电平-V和(V+ΔV)，则当所有三个输入均在-V时，线48/46的输出为-V。如果地址输入(X、Y、Z)都将+V的阴极电压施加于对应的二极管64，而地址输入(A、B、C)均将阳极电压-V施加于对应的二极管70，则存储单元40被选中。在图7所示的实施例中，只显示了三个二极管64和三个二极管70，但是在其它实施例中，可以采用任何适当数量的二极管64或70，以及可以采用任何适当数量的寻址输入。在美国专利6385075中公开和描述了有关地址复用和去复用功能的其它信息，将该专利通过引用结合于此。
图8是说明调整电路86的第一和第二示范实施例的原理图。在第一示范实施例中，调整电路包括二极管86，它电耦合在偏置电压(VBIAS)电压源和线46/48之间。在第一示范实施例中，线46/48是行线46。
在第一示范实施例中，每个行线46终止于电阻62，每个列线48终止于电阻68。当不止一个列线48被寻址时，存储单元40通过多个并联电阻68有效地连接到-V电压，而只通过一个电阻62连接到+V电压。因为导通电流的存储单元40的数量是未知的，所以电阻62两端的电压降是未知的，读出电压余量可能劣化。在一个实施例中，电压VBIAS被设置为足够小于+V电压的电平，使得+V电压与VBIAS电压之差大于电阻62两端的电压降，这种情况会出现在通过行线46的所有电流通过电阻62时。在一个实施例中，电阻62两端的最大电压降与正在提供通过电阻62的电流的列线48的数量成比例。在一个实施例中，寻址所有列线48，耦合于列线48和行线46之间的所有存储单元40都处于导通状态或第二电阻状态，并且电流通过电阻62。
在图8所示的第二示范实施例中，调整电路包括二极管86，它电耦合在VBIAS电压源和线46/48之间。在第二示范实施例中，线46/48是列线48。
在第二示范实施例中，每个行线46终止于电阻68，每个列线48终止于电阻62。当不止一个列线48被寻址时，存储单元40通过多个并联电阻68有效地连接到-V电压，而只通过一个电阻62连接到+V电压。因为导通电流的存储单元40的数量是未知的，所以电阻62两端的电压降是未知的，从而读出电压余量可能劣化。在一个实施例中，电压VBIAS被设置为足够低于+V电压的电平，使得+V电压与VBIAS电压之差大于电阻62两端的电压降，这种情况会出现在通过列线48的所有电流通过电阻62时。在一个实施例中，电阻62两端的最大电压降与正在提供通过电阻62的电流的行线46的数量成正比。在一个实施例中，寻址所有行线46，耦合在列线48和行线46之间的所有存储单元40都处于导通状态或第二电阻状态，并且使电流通过电阻62。
图9是说明调整电路96的第三和第四示范实施例的原理图。在第三示范实施例中，调整电路96包括二极管96，它电耦合在VBIAS电压源和线48/46之间。在第三示范实施例中，线48/46是列线48。
在第三示范实施例中，每个行线46终止于电阻62，每个列线48终止于电阻68。当不止一个行线46被寻址时，存储单元40通过多个并联电阻62有效地连接到+V电压，而只通过一个电阻68连接到-V电压。因为导通电流的存储单元40的数量是未知的，所以电阻68两端的电压降是未知的，读出电压余量可能劣化。在一个实施例中，电压VBIAS被设置为足够大于-V电压的电平，以使VBIAS电压与-V电压之差大于电阻68两端的电压降，这种情况会出现在通过列线48的所有电流通过电阻68时。在一个实施例中，电阻68两端的最大电压降与正在提供通过电阻68的电流的行线46数量成比例。在一个实施例中，寻址所有行线46，耦合于列线48和行线46之间的所有存储单元40都处于导通状态或第二电阻状态，且电流通过电阻68。
在图9所示的第四示范实施例中，调整电路96包括二极管96，它电耦合在VBIAS电压源和线48/46之间。在第四示范实施例中，线48/46是行线46。
在第四示范实施例中，每个行线46终止于电阻68，每个列线48终止于电阻62。当不止一个列线48被寻址时，存储单元40通过多个并联电阻62有效地连接到+V电压，而只通过电阻68连接到-V电压。因为引导电流到电阻68的存储单元40的数量是未知的，所以电阻68两端的电压降是未知的，读出电压余量可能劣化。在一个实施例中，电压VBIAS被设置为足够大于-V电压的电平，以使VBIAS电压与-V电压之间的差大于电阻68两端的电压降，这种情况会出现在通过行线46的所有电流被引导通过电阻68时。在一个实施例中，电阻68两端的最大电压降与正在提供通过电阻68的电流的列线48的数量成比例。在一个实施例中，寻址所有列线48，耦合于行线46和列线48之间的所有存储单元40都处于导通状态或第二电阻状态，且引导电流通过电阻68。
图10是说明被包括在局部存储单元阵列24中的图8的调整电路86的第一和第二示范实施例的原理图。图中表示了三个存储单元40，它们与各个寻址电路70耦合。三个存储单元40分别耦合在对应的线48/46和公共线46/48之间。在第一和第二示范实施例中，仅表示了三条线48/46、三个存储单元40以及一条公共线46/48，以简化本发明的说明。在其它实施例中，可以采用任何适当数量的线48/46、存储单元40以及线46/48。
在图10所示的第一和第二示范实施例中，各读出线82通过各个读出二极管80耦合到线48/46。每个二极管80的阴极耦合到对应的线48/46，阳极耦合到读出电流计84。在各种实施例中，读出电流计84可以是对流经读出线82的读出电流作出响应的任何适当的电路功能。
在图10所示的第一和第二示范实施例中，每个存储单元40在线48/46上被寻址电路70选择，因为寻址电路70中的二极管的阳极处于-V电压电平。每个存储单元40还在线46/48上被寻址电路选择，为了简化本发明的说明，图中未显示。对于处于非导通状态或第一电阻状态的每个存储单元40，电流将流经读出二极管80和读出线82。对于处于导通状态或第二电阻状态的每个存储单元40，很少电流或没有电流流入对应的读出线82。
在一个实施例中，-ΔV的偏置电平被设置为适当地大于-V的值，以使二极管80在对应的存储单元40处于非导通状态或第一电阻状态时被正向偏置。在一个实施例中，-ΔV的值被设置为适当地小于VBIAS值的值，以使二极管80在对应的存储单元40处于导通状态或第二电阻状态时被反向偏置。在一个实施例中，-ΔV的值定义寻址电路70的检测余量。
在图10所示的第一和第二示范实施例中，采用单端读出方法。利用单端读出，当对应的存储单元40被寻址且被配置为非导通状态或第一电阻状态时，读出电流只从+V或-V电压源其中之一引出。在第一和第二示范实施例中，读出电流从-V电压源引出。在其它实施例中，读出电流从+V电压源引出，或同时从+V和-V电压源引出。
在图10所示的第一和第二示范实施例中，当两个或更多的存储单元40被寻址且被配置为非导通状态或第一电阻状态时，电流在多个-V电压源和对应的电阻68以及+V电压源和电阻62之间流过。因为读出二极管80似乎通过多个并联的电阻68连接，所以如果VBIAS被设置为等于+V电压，则读出余量减小。如果读出余量被降低到足够小的值，读出二极管80的阴极的电压会变得足够低，以使二极管80变为正向偏置，并在存储单元40被寻址且处于导通状态或第二电阻状态时产生读出电流。在第一和第二实施例中，VBIAS电压和-V电压之间的差足以使二极管读出线82在存储单元40处于导通状态或第二电阻状态时被反向偏置。
在图10所示的第一示范实施例中，线46/48是与各个存储单元40耦合的公共行线46。在第一示范实施例中，线48/46是分别与对应存储单元40耦合的列线48。
在图10所示的第二示范实施例中，线46/48是与各个存储单元40耦合的公共列线48。在第二示范实施例中，线48/46是分别与对应存储单元40耦合的行线46。
图11是说明被包括在局部存储单元阵列24中的图9的调整电路96的第三和第四示范实施例的原理图。图中所示的三个存储单元40与相应的寻址电路64耦合。三个存储单元40分别耦合在对应的线46/48和公共线48/46之间。在第三和第四示范实施例中，仅表示了三条线46/48、三个存储单元40以及一条公共线48/46，以简化本发明的说明。在其它实施例中，可以采用任何适当数量的线46/48、存储单元40以及线48/46。
在图11所示的第三和第四示范实施例中，各读出线92通过各个读出二极管90耦合到线46/48。每个二极管90的阳极耦合到对应的线46/48，阴极耦合到读出电流计94。在各种实施例中，读出电流计94可以是对流经读出线92的读出电流作出响应的任何适当的电路功能。
在图11所示的第三和第四示范实施例中，每个存储单元40在线46/48上被寻址电路64选择，因为寻址电路64中的二极管的阴极处于+V电压。每个存储单元40还在线48/46上被寻址电路选择，为了简化本发明的说明，图中未表示。对于处于非导通状态或第一电阻状态的每个存储单元40，电流流经读出二极管90和读出线92。对于处于导通状态或第二电阻状态的每个存储单元40，没有电流流入对应的读出线92。
在一个实施例中，+ΔV的偏置电平被设置为适当地小于+V的值，以使二极管90在对应的存储单元40处于非导通状态或第一电阻状态时被正向偏置。在一个实施例中，+ΔV的值被设置为适当地大于VBIAS值的值，以使二极管90在对应的存储单元40处于导通状态或第二电阻状态时被反向偏置。在一个实施例中，+ΔV的这些值定义寻址电路64的检测余量。
在图11所示的第三和第四示范实施例中，采用单端读出方法。在第三和第四示范实施例中，读出电流从+V电压源导出。在其它实施例中，读出电流从-V电压源导出，或同时从+V和-V电压源导出。
在图11所示的第三和第四示范实施例中，当两个或更多的存储单元40被寻址且处于非导通状态或第一电阻状态时，电流在多个+V电压源和对应的电阻62以及-V电压源和电阻68之间流过。因为读出二极管90似乎通过多个并联的电阻62连接，所以如果VBIAS被设置为等于-V电压，则读出余量降低。如果读出余量被降低到足够低的值，读出二极管90的阳极的电压会变得足够高，以使二极管90变为正向偏置，并在存储单元40被寻址且处于导通状态或第二电阻状态时产生读出电流。在第三和第四实施例中，VBIAS电压和+V电压之间的差足以使二极管读出线92在存储单元40处于导通状态或第二电阻状态时被反向偏置。
在图11所示的第三示范实施例中，线48/46是与各个存储单元40耦合的公共列线48。在第三示范实施例中，线46/48是分别与对应的存储单元40耦合的行线46。
在图11所示的第四示范实施例中，线48/46是与各个存储单元40耦合的公共行线46。在第四示范实施例中，线46/48是分别与对应存储单元40耦合的列线48。
虽然为了说明最佳实施例，表示和描述了一些特定实施例，但是本领域的技术人员应当理解，在不背离本发明的范围的前提下可以各种各样的替代和/或等效实现来替代所示和所述的这些特定实施例。化学、机械、机电、电子和计算机专业的相关技术人员应该知道，本发明可以在范围非常广泛的实施例中实现。本申请旨在涵盖所述最佳实施例的任何修改或更改方案。因此，显然本发明只受权利要求书及其等效物的限定。