半导体存储装置 【技术领域】
本发明涉及半导体装置，特别涉及适于减小由交扰不良等引起的位线(ビット線)和字线(ヮ一ド線)之间的漏电流的半导体存储装置。
背景技术
随着半导体装置向精细化发展，由交扰不良(クロスフェィル)等引起的字线和位线之间的短路所造成的漏电流就不能再忽视了。在近来的半导体存储装置中，备有不良单元救济用的冗长电路，交扰不良所造成的不良单元，可以用冗长单元来置换。然而，即使用冗长单元救济不良单元，位线和字线的短路所造成的电流通路照样存在，因此，漏电流所造成的电功率损耗仍成问题。特别是，对于有低电功率(也称为「低电功率」，或是「待机(スタンバィ)」)模式的低电功率型半导体存储装置，漏电流会使待机电流增大。
以前，作为字线和位线之间的漏电流所造成的交扰不良(クロスフェィル)的对策，提出了各种构成。作为用于降低位线和字线地短路所造成的漏电流的有代表性的方法，公知的构成是，在位线预充电电位和位线之间，插入高阻抗晶体管(沟道长的长晶体管)、二极管或是高阻抗线路等，进行电流限制。
以下举几个关联技术的出版物的例子：作为减小交扰不良所造成的位线·字线之间的漏电流的半导体存储装置之一例，提出了如图11所示的构成(参照后述专利文献1)。如图11所示，为使交扰不良发生时的电流的流动最小，位线预充电均衡电路214中具有位线预充电电流限制器TP1，对位线的电流加以限制。在图11中，该电路中，晶体管TN2、TN3的栅极与预充电均衡(ィコラィズ)线PEQ连接，源极分别把所连接的位线BL、/BL(用“/”表示图的BL上面的一杠记号)预充电至预充电电位，漏极共连，并通过晶体管TN4，与预充电电源电路210的输出连接。栅极与PEQ连接的晶体管TN1是使位线BL、/BLS均衡的均衡(ィコラィズ)电路。
还有，以下的DRAM也是公知的：位线预充电电路中具有由列选择线提供的3值电压来控制、选择性地限制预充电电流量的有源电流限制单元，即使位线和字线的短路不良发生，也能阻断芯片待机时的电流通路(参照例如后述专利文献2)。该专利文献2中，预充电用的晶体管通过耗尽型NMOS晶体管连接到预充电电位1/2VCC，从对应的列选择线把负电压提供给耗尽型NMOS晶体管的栅极，从而阻断电流通路。
再有，作为由于有漏泄通路的位线而避免待机电流增加、待机期间位线不会浮动的半导体存储装置，以下的构成也是公知的：具有与电位固定信号对应，与各位线连接，把该位线的电位固定于漏泄通路处的电位的电位固定装置，对于正常的子阵列(サブァレィ)，由预充电装置把子阵列的全部位线预充电至规定的电位；对于有漏泄通路的子阵列，预充电装置在待机期间中不进行预充电，而是把电位固定装置置于动作状态，上述电位固定装置由根据电位固定信号把位线的电位固定于保持电位的空存储单元(ダミ一メモリセル)构成(参照例如后述专利文献3)。
再有，以下的构成也是公知的：根据芯片选择信号，向待机(パヮ一ダゥン)状态转移时，一次性把位线置于浮动状态，把此时的位线的电位保持在锁存电路中，根据其电位，判断位线是否与电源电位相连，位线上发生微小的短路时，就把该位线从电源电位断开，从而减小待机电流(参照例如后述专利文献4)。
专利文献1：特开平8-263983号公报(第3页，第3图)
专利文献2：特开平11-126498号公报(第4页，第1图)
专利文献3：特开2001-184868号公报(第7-8页，第2图)
专利文献4：特开2003-36676号公报(第9页，第2图)
【发明内容】
发明要解决的课题是，在上述现有半导体存储装置中，做成设有例如位线预充电电流限制器(参照图11)的构成，使读出放大器部的面积增大。
还有，在低电功率以外的通常动作时，由于电流限制，把位线预充电至预充电电位所需的时间就会增大，读出放大器动作的速度就会下降。插入高阻抗晶体管、高阻抗线路等的构成也是同样的。
因而，本发明的目的是，提供一种抑制芯片面积的增大，并能够减小位线—字线的漏电流的半导体存储装置。
还有，本发明的另外的目的是，提供一种达成上述目的，并在低电功率以外的通常动作时避免降低读出放大器的动作速度的半导体存储装置。
本申请所公开的发明，简而言之，构成为：使得对位线提供预充电电位的至少1个有源元件的控制端子上所施加的电位可变。
按照本发明的一个方面所涉及的半导体存储装置，其特征在于，具有：在一方向延伸的多个位线；在与上述多个位线直交的方向延伸的多个字线；具有在上述多个位线和上述多个字线的交叉部配设的多个存储单元的存储单元阵列；用于向位线提供预充电电位的预充电电源线；在对应的位线之间插入，根据输入到控制端子的控制信号，对上述位线进行预充电的有源元件；以及，进行控制的电路，该电路进行控制，使得在低电功率时把规定的电位提供给上述有源元件的控制端子，该规定的电位与通常动作的预充电时施加在上述控制端子上的电位相比，是改变了的电位，在低电功率时，对由于交扰·失效所造成的位线和字线的短路而流过的电流值加以限制。
在本发明中，也可以构成为具有：根据输入到半导体存储装置的外部端子的至少1个信号，生成对低电功率的设定/解除进行控制的信号的电路；以及，进行切换控制的电路，该电路进行切换控制，以便在上述对低电功率的设定/解除进行控制的信号表示低电功率时，对上述有源元件的控制端子提供上述规定的电位，该规定的电位是与通常动作的预充电时施加在上述控制端子上的电位不同的电位。
在本发明中，上述有源元件由第1导电型晶体管构成，低电功率时，上述晶体管的控制端子被设定为比通常动作的预充电时施加在上述控制端子上的第1电位低的规定的电位。低电功率时，在上述晶体管的控制端子上设定的上述规定的电位为第1电位的一半以下的电位。还有，低电功率时，在上述晶体管的控制端子上设定的上述规定的电位为上述预充电电位(位线的高电平电位VDL的一半：称为「1/2VCC」)以上的电位。
在本发明中，也可以构成为具有：包括低电功率时被激活，在上述低电功率以外时输出被置于截止状态，在非反相输入端输入上述规定的电位，输出端反馈连接于反相输入端的而构成的电压跟随型的放大电路的第1电源控制电路；以及，上述低电功率以外时被激活，输出上述第1电位，低电功率时输出被置于截止状态的第2电源控制电路，上述第1及第2电源控制电路的输出端共连，该共连点与驱动上述晶体管的控制端子的驱动电路的高位侧电源的供电端子连接。
在本发明中，设定为：低电功率被解除而返回时，上述驱动电路的高位侧电源电位从上述规定的电位返回到上述第1电位的时间，与设定为低电功率后，上述驱动电路的高位侧电源电位从上述第1电位变为上述规定的电压的时间相比，要短。
按照本发明，在低电功率时，使有源元件的控制端子电位从通常动作的预充电动作开始改变，使有源元件的导通电流减小(加大导通电阻)，因而能够减小位线—字线的漏电流，在低电功率以外的预充电动作时，并能够确保有源元件给出足够的导通电流，抑制读出放大器动作速度的降低。
还有，按照本发明，通过对流过既有的预充电·均衡用元件的电流进行可变控制，减小了漏电流，不需要设置电流限制元件，从而抑制了芯片面积的增大。
【附图说明】
图1是表示本发明的一实施例的构成的图。
图2是表示本发明的一实施例的变形例的图。
图3是表示本发明的一实施例的半导体存储装置的构成的图。
图4是表示图3的第1VEQ生成器的构成例的图。
图5是表示图3的第2VEQ生成器的构成例的图。
图6是用于说明本发明的一实施例的动作的时序图。
图7是表示本发明的其它实施例的构成的图。
图8是用于说明本发明的其它实施例的动作的时序图。
图9(A)是用于说明本发明的第1实施例的预充电晶体管的工作特性的图，(B)是用于说明本发明的第2实施例的预充电晶体管的工作特性的图。
图10是用于说明比较例的图。
图11是表示现有半导体存储装置的构成的图。
【具体实施方式】
为更详细地述说本发明，参照附图进行说明。本发明的一实施方式的半导体存储装置进行以下控制：在低电功率(パヮ一ダゥン)时向位线提供规定的电位，其中，一个晶体管构成了把预充电电位提供给位线的预充电·均衡电路，上述规定的电位是改变了的电位，施加在上述晶体管的控制端子上，这种改变是相对于在通常动作的预充电时施加在上述控制端子上的电位(例如高电位VPP)而言的。根据本发明，低电功率时，使得晶体管的控制端子的导通电流减小，从而减小对位线提供的电流，因而能减小位线—字线的漏电流，在低电功率以外的通常动作时，对构成预充电·均衡电路的上述晶体管的控制端子提供上述晶体管充分导通的电位，因而能避免降低读出放大器的动作速度，实现高速化。
根据本发明的一实施方式，不用在预充电·均衡电路内像前述现有电路一样为降低漏电流而增设电流限制单元，结果就抑制了芯片面积的增大。
实施例
以下，就具体的实施例进行说明。图1是表示本发明的一实施例的构成的图。在图1中，给出了把本发明应用于具有在数据保持中需要刷新动作的动态型存储单元的半导体存储装置的例子，给出了作为动态型半导体存储装置的位线系列电路的读出放大器部13、驱动预充电·均衡控制信号线8的驱动电路7和驱动子字(サブヮ一ド)线5的子字线驱动器14。并且，示意地给出了低电功率(パヮ一ダゥン)时交扰不良所造成的位线和字线的短路2c。
虽然都未图示，不过，图1中部分地表示的、整体做成分级方式的字线构造的存储单元阵列可以概括为：芯片作为整体被分割为多个，构成多个存储区或组，分割后的各区均为同样的构成，例如，沿存储阵列的一端，设有对行地址进行解码的X解码器(未图示)，在与其直交的方向配置有Y解码器(未图示)。1个存储区的存储阵列部具有沿着从X解码器向一方向延伸的字线分割为多个的存储阵列，各存储阵列设有子字线，采用由贯通多个存储阵列而配设的主字线和子字线选择线来选择该多个存储阵列的分级字线方式，因此，减少了与子字线连接的存储单元的数，使得子字线选择动作能够高速化。各存储阵列具有在一方向延伸的子字线、在与该一方向直交的方向延伸的位线以及设在位线和字线的交叉部的动态型存储单元。在图1所示的例子中，对于存储单元，每1单元由1个单元晶体管2a和存储用的电容元件2b构成，其中，电容元件2b中电荷的有无与信息的1和0对应，通过电容元件2b的电荷和位线的预充电电荷的电荷耦合来进行读出动作。另外，单元晶体管2a的栅极与字线(子字线)5连接，漏极与对应的位线1a连接，源极与电容元件2b的一端连接，电容元件2b的另一端与阳极线VPLT(例如电位为0.7V)连接。
参照图1，按照本实施例，具有源极与位线对1a、1b连接，漏极共连，共连点与连接于未图示的预充电电源电路、提供预充电电位的电源线(VBLR)9连接的NMOS晶体管3a、3b，NMOS晶体管3a、3b的栅极与预充电·均衡控制信号线(BLEQT)8共连，还具有源极和漏极的一方与位线1a连接，源极和漏极的另一方与位线1b连接，栅极与预充电·均衡控制信号线(BLEQT)8连接的均衡用的NMOS晶体管3c。
预充电·均衡控制信号线(BLEQT)8与驱动电路(ドラィバ)7的输出端连接。驱动电路7的高位侧驱动电源电位为电位VEQ，输入信号(数字信号)12被激活时，把预充电·均衡控制信号线8驱动至电位VEQ，输入信号为非激活时，把预充电·均衡控制信号线8置于低位侧电源电位(地电位)VSS。驱动电路7由例如CMOS反相电路构成。即具有源极与高位侧电源电位VEQ连接的PMOS晶体管(未图示)和源极与低位侧电源电位VSS连接的NMOS晶体管(未图示)，PMOS晶体管和NMOS晶体管的漏极共连，并与预充电·均衡控制信号线8连接，栅极共连，并与输入信号12连接。输入信号12由激励(ァクティブ)(ACT)指令所给出的访问结束后的预充电(PRE)指令所生成的预充电控制信号来激活。
另外，在图1中，把读出放大器(放大器电路)4和预充电·均衡电路(3a～3c)表示为读出放大器部13，读出放大器部13按每对位线来设置。读出放大器部13的放大器电路4采用公知的电路构成，例如读出时，对位线对的电位进行放大，通过所选择的Y开关(未图示)将其读出到输入输出线上，从而输出数据；写入时，通过所选择的Y开关(未图示)对从输入输出线(未图示)提供的写入数据进行放大，从而驱动位线；刷新动作时，对位线电位进行放大，从而对存储单元进行整理。还有，虽然未图示，不过当然可以作成以读出放大器4为中心，在图左方左右对称地设置预充电·均衡电路和位线对，在2个存储阵列的位线对之间共用读出放大器4的构成。
子字线驱动器14具有：源极与子字线选择线FXT连接，栅极与主字线(MWLB)10连接的PMOS晶体管6a；漏极与晶体管6a的漏极连接，栅极与主字线(MWLB)10连接的NMOS晶体管6b；以及，漏极与PMOS晶体管6a的漏极连接，栅极与子字线选择线(FXB：FXT的互补信号)11b连接的NMOS晶体管6c。PMOS晶体管6a、NMOS晶体管6b、6c的漏极的共连点与子字线5连接，NMOS晶体管6b、6c的源极共连，并与字线复位电位VKK(＝-0.3V)连接。
图1表示被置于低电功率(パヮ一ダゥン)时，子字线驱动器14被置于非激活状态，子字线5被置于复位电位VKK(-0.3V)的例子。低电功率时，主字线(MWLB)为高电平，因而PMOS晶体管6a被置于截止状态，NMOS晶体管6b被置于导通状态。还有，子字线选择线(FXT)11a为非激活状态，被置于地电位(0V)，互补的子字线选择线(FXB)11b被置于高电平(3.2V：升压电压)，NMOS晶体管6c被置于导通状态。因此，子字线5被置于与复位电位VKK(-0.3V)相同的电位。另一方面，如果通常动作时子字线驱动器14被置于激活状态，则FXT被置于高位侧电源电压VPP，FXB被置于低位侧电源电压VSS，主字线MWLB被置于低电平，所选择的子字线5被驱动至高电位VPP。
低电功率时，预充电电源线(VBLR)9的电位被置于位线的高电平电位V(1.4V)的1/2(＝0.7V)。
在本实施例中，低电功率时，预充电·均衡控制信号线(BLEQT)8的电位(也称为「均衡电位」)被置于1.4V。低电功率时的均衡电位(VEQ)的设定构成本发明的特征之一。
在位线中发生交扰不良，位线和字线短路后就会产生漏电流，不过，本实施例中，低电功率时，对预充电·均衡电路的晶体管3a～3c的栅极提供的均衡电位VEQ不被置于高电压(升压电压)VPP(＝3.2V)，而是被置于比VPP低的中间电位的1.4V。
此时，NMOS晶体管3a、3b、3c的栅极·源极之间电位VGS被置于7V，NMOS晶体管3a、3b、3c均被置于导通状态，沟道电流(漏极电流IDS)在漏源极之间流动。
·非选择字线的电位VKK为-0.3V，
·预充电电位VBLR：0.7V，
·均衡电位VEQ为1.4V，
·预充电·均衡电路(3a～3c)的晶体管的导通电阻(图1中为NMOS晶体管3b的导通电阻)设为15KΩ，
·位线1a和子字线5的短路部2c的均衡电阻设为20KΩ时，
流过(预充电电位VBLR→晶体管3b→位线1a→短路部2→子字线5→导通状态的并联连接的晶体管6b、6c→复位电源VKK)的漏电流约为25μA。
图10中表示作为比较例，把均衡电位(VEQ)作成低电功率时也不降压的构成。低电功率时，预充电·均衡控制信号线8的电位被置于3.2V，此外的设定与图1所示的相同。
·预充电电位VBLR为0.7V，
·均衡电位VEQ为1.4V，
·预充电·均衡电路(3a～3c)的晶体管的导通电阻(图10中为NMOS晶体管3b的导通电阻)设为4KΩ，
·位线1a和子字线5的短路部2c的均衡电阻(单元晶体管)设为20KΩ时，
流过(VBLR→晶体管3b→位线1a→短路部2→子字线5→导通状态的并联连接的晶体管6b、6c→复位电源VKK)的漏电流约为42μA。即，栅极上施加3.2V的NMOS晶体管3a、3b的栅极·源极之间电位VGS为2.5V，NMOS晶体管3b的导通电阻为4KΩ，与图1所示的例子相比，为低电阻，与如图1所示的实施例相比，从预充电电位VBLR流向预充电·均衡电路、位线、子字线→复位电源的漏电流增大了。
以上，从图1和图10的对比可知，按照本实施例，不会导致单元阵列(预充电·均衡电路)的芯片面积的增大，与比较例相比，(42/25)＝17/42＝0.404，即，具有40％的漏电流的减小效果。
在本实施例中，低电功率时，位线对1a、1b被预充电·均衡至0.7V，不会成为漂浮状态。
另外，在图1中，为说明的简单，说明了由1个交扰不良在一处产生了位线和字线的短路的例子，不过很明显，在本发明中，在沿着1个位线产生了多个交扰不良时，同样也有漏电流的减小效果。还有，在与1个子字线交叉的多个位线的交扰不良产生时，也同样具有漏电流减小效果。
图2是表示图1所示的实施例的变形例的图。在该变形例中，基本构成与图1所示的相同，不过，低电功率(パヮ一ダゥン)时的预充电·均衡控制信号线8的电位被置于0.7V(位线的预充电电位＝位线的高电平电位VDL的1/2)，这一点不同。因此，对驱动电路7的高位侧电源VEQ供电的电源电压也与图1所示的构成不同。此时，预充电·均衡电路的晶体管3b的栅极电位被置于0.7V，导通电阻为100KΩ，从预充电电源线VBLR流向预充电·均衡电路、位线1a、短路部2c、子字线5、复位电源电位VKK(-0.3n)的漏电流约为10μA。即，与图1所示的上述实施例相比，电流限制效果更大。然而，如图2所示，低电功率时的预充电·均衡控制信号线8电位被置于0.7V时，晶体管3b接近截止状态，低电功率时的位线的预充电能力会下降。因此，解除低电功率模式，返回通常动作时，对于位线的预充电·均衡就需要时间。
而在图1所示的上述实施例中，低电功率时，预充电·均衡电路(3a～3c)先把位线对1a、1b预充电·均衡至1/2VDD(0.7V)，从低电功率向通常动作的转变不需要时间，从而缩短了返回时间。
图3是表示采用了本发明的半导体存储装置的一实施例的构成的图。如图3所示，具有存储单元阵列101、子字线驱动器103、读出放大器104、外围电路102、第1VEQ生成器105和第2VEQ生成器106。
作为输入的控制信号，有互补的时钟信号CK、CKB、时钟允许信号CKE、芯片选择信号CSB(信号名的末尾的B表示在低电平下为激活状态)、行地址选通脉冲信号RASB、列地址选通脉冲信号CASE和写允许信号WEB，并且具有地址信号输入端子A0-13(14位)、组地址输入端子BA0-2、数据输入输出端子DQ0-15(16位)和数据选通脉冲端子DQS、DQSB。外部时钟CK和反相的时钟CKB是同步用的时钟信号，输入信号(在DDR(Double Data Rate)SDRAM(SynchronousDRAM)中除去DQ屏蔽允许DM)与时钟信号CK的上升同步，输入输出以时钟信号CK和CKB的交点为基准。时钟允许信号CKE是确定时钟信号CK、CKB是否有效的信号，例如，在CK的上升沿，CKE为高电平时，随后时钟CK有效，此外的情况下无效。设备为空闲状态、组·激励状态时，使CKE为低电平的话，就进入低电功率(パヮ一ダゥン)模式，在低电功率模式，需要保持CKE为低电平。芯片选择信号CSB在低电平时，指令输入为有效。以时钟CK的上升沿输入芯片选择信号CSB，输入RASB、CASB、WEB，确定SDRAM的动作。还有，根据指令输入时的组地址BA0-2值所选择的组不相同。数据选通信号DQS用于I/O缓冲的控制，数据的输入输出以数据选通信DQS的沿为基准来进行。
读出放大器部104具有图1的读出放大器4、预充电·均衡电路(3a～3c)。
存储单元阵列101均未图示，不过，具有：沿着图的上下方向延伸的多个位线；沿着图的横方向延伸的多个字(子字)线；以及，设在位线和字线的交叉部的多个存储单元。
根据时钟允许信号CKE，生成低电功率信号PWDWNT。第1VEQ生成器105在低电功率信号PWDWNT为激活状态(例如高电平)时，提供1.4V(或0.7V)，将其作为读出放大器部104的VEQ电源。第2VEQ生成器106在低电功率信号PWDWNT为非激活状态时，提供升压电压VPP，将其作为读出放大器部104的VEQ电源。第1VEQ生成器105的输出和第2VEQ生成器106的输出共连，在低电功率信号PWDWNT为激活状态时，第2VEQ生成器106的输出被置于高阻抗状态，在低电功率信号PWDWNT为非激活状态时，第1VEQ生成器105的输出被置于高阻抗状态。
图4是表示第1VEQ生成器105的构成之一例的图。该电路由例如把1.4V的电压输入到非反相输入端、把输出端反馈连接到输入端的电压跟随结构的差动放大电路构成，在低电功率信号PWDWNT为非激活时，把输出置于高阻抗状态。更详细的情况参照图4，具有：由源极共连、并通过电流源晶体管NM3与电源VSS连接的NMOS晶体管NM1、NM2构成的第1差动对；由源极共连、并通过电流源晶体管PM13与电源VPP连接的PMOS晶体管PM11、PM12的第2差动对；由构成第2差动对的有源负载的镜像结构(カレントミラ一槽成)的NMOS晶体管NM11、NM12组成的第2差动电路；以及，在电源VPP和VSS间以串联方式连接的电阻R1、R2。电阻R1、R2的分压电压在图1所示的上述实施例中为1.4V。
NMOS晶体管NM1的栅极(第1差动电路的非反相输入端)和PMOS晶体管PM11的栅极(第2差动电路的非反相输入端)共连，并与阻抗R1、R2的连接点连接，NMOS晶体管NM2的栅极(第1差动电路的反相输入端)和PMOS晶体管PM12的栅极(第2差动电路的反相输入端)共连，并与输出端子VEQ连接。
在构成第1差动电路的有源负载的PMOS晶体管PM1、PM2的共连的栅极和电源VPP之间插入了NMOS晶体管PM21，在构成第2差动电路的有源负载的NMOS晶体管NM11、NM12的共连的栅极和电源VSS之间插入了NMOS晶体管NM21。
在电源(升压电位)VPP和输出端子VEQ之间有PMOS晶体管PM41；在输出端子VEQ和电源VSS之间有NMOS晶体管NM41，构成输出级晶体管。另外，在输出端子VEQ和晶体管PM41、NM41的栅极之间，也可以设置电容元件。
NMOS晶体管NM1的漏极与PMOS晶体管PM41的栅极连接，PMOS晶体管PM11的漏极与NMOS晶体管NM41的栅极连接。PMOS晶体管PM22连接到PMOS晶体管PM41的栅极和VPP之间，晶体管NM22连接到NMOS晶体管NM41的栅极和VSS之间。
低电功率信号PWDWNT与PMOS晶体管PM21、PM22的栅极共连，低电功率信号PWDWNT经反相器INV1反相后，同时输入到NMOS晶体管NM21、NM22的栅极。
还设有栅极共连到电源VSS的纵砌4级(縦積み4段)的PMOS晶体管PM24、PM25、PM26、PM27，在电源VPP和PMOS晶体管PM24的源极之间有PMOS晶体管PM23，PMOS晶体管PM23的栅极与反相器INV1的输出连接。在PMOS晶体管PM27的漏极上连接有连接成二极管的PMOS晶体管PM31，PMOS晶体管PM31的漏极和栅极的连接点与NMOS晶体管NM3的栅极连接，并与源极接地的NMOS晶体管NM32的栅极连接。NMOS晶体管NM32的漏极与连接成二极管的PMOS晶体管PM31的栅极和漏极连接，该PMOS晶体管PM31的源极与电源VPP连接。
在构成第1差动电路的电流源的NMOS晶体管NM3的栅极与电源VSS之间连接有：栅极与反相器INV1的输出连接的NMOS晶体管NM33。在构成第2差动电路的电流源的PMOS晶体管PM13的栅极与电源VPP之间连接有：栅极与PWNDNT连接的PMOS晶体管PM32。
以下对图4所示的电路的动作进行说明。低电功率信号PWDWNT为低电平时，NMOS晶体管NM33导通，使提供第1差动对的后沿(テ一ル)电流的NMOS晶体管NM3成为截止状态。并使PMOS晶体管PM23成为截止状态。还有，PMOS晶体管PM32导通，使提供第2差动对的后沿电流的PMOS晶体管PM13成为截止状态。再有，PMOS晶体管PM21导通，使构成第1差动对的负载电路的PMOS晶体管PM1、PM2的共连的栅极电位成为VPP，使PMOS晶体管PM1、PM2成为截止状态。还有，NMOS晶体管NM21导通，使构成第2差动对的负载电路的NMOS晶体管NM11、NM12的共连的栅极电位成为VSS，使NMOS晶体管NM11、NM12成为截止状态。再有，PMOS晶体管PM22导通，使输出级的PMOS晶体管PM41成为截止状态，NMOS晶体管NM22导通，使输出级的NMOS晶体管NM41成为截止状态。这样，第1、第2差动电路的电流通路就被阻断，成为截止状态，输出放大级(PM41，NM41)也成为截止状态。
另一方面，低电功率信号PWDWNT为高电平时，NMOS晶体管NM33截止，PMOS晶体管PM23导通，纵砌5级的晶体管PM23至PM27和连接成二极管的NMOS晶体管NM31(导通状态)的连接点电位，作为偏置电压，被提供给NMOS晶体管NM3的栅极，并把PMOS晶体管PM21、PM22置于截止状态，使第1差动电路激活。还有，PMOS晶体管PM32截止，导通状态的NMOS晶体管NM32的漏极电压与连接成二极管的PMOS晶体管PM31的漏极电压的连接点电位，作为偏置电压，被提供给PMOS晶体管PM13的栅极。NMOS晶体管NM21、NM22被置于截止状态，使第2差动电路也激活。
第1差动电路的输出被提供给输出级的PMOS晶体管PM41的栅极，第2差动电路的输出被提供给输出级的NMOS晶体管NM41的栅极，从输出端子VEQ输出被提供给第1、第2差动电路的非反相输入端的电压(VPP×R2/(R1+R2))。
图5是表示第2VEQ生成器106的构成之一例的图。参照图5，第2VEQ生成器106由源极与VPP连接、漏极与输出端子VEQ连接、从栅极输入PWDWNT的PMOS晶体管PM51构成。PWDWNT为高电平时，PMOS晶体管PM51被置于截止状态，PWDWNT为低电平时，PMOS晶体管PM51被置于导通状态，从VEQ输出VPP(3.2V)。
再次参照图3，第2VEQ生成器106与第1VEQ生成器105相比，配置得更靠近读出放大部104。从低电功率返回时，要使VEQ从1.4V到3.2V高速转变。因此，考虑到线路分布电容(配線負荷容量)，第2VEQ生成器106配置得靠近读出放大部104。除低电功率的情况以外，VEQ被置于VPP(升压电位)。升压电位VPP大多作为存储单元阵列的字线升压电压等存储单元阵列附近的PMOS基板电位来使用。阵列附近的VPP负载和VEQ产生电容耦合，使得VPP侧的电容CVPP远大于VEQ侧的电容CVEQ，因而能够高速地返回VPP电位。
图6是表示本实施例的动作之一例的时序图。参照图6，时钟允许信号CKE从时刻t1至t2之间被置于低电平，在该期间，低电功率信号PWDWNT被置于高电平，半导体存储装置被置于低电功率(パヮ一ダゥン)模式。在时刻t1以前，对半导体存储装置输入激励(ACT)指令的输入和行地址，接着，输入例如读(READ)指令和列地址。主字线、子字选择线(FXT为VPP)被激活，选择字线被激活。还有，BLEQT被置于低电平。预充电电位的位线，与读出的数据对应，由读出放大器4(图1参照)进行放大，使位线对BLT、BLB的差电位增大，作为读出数据被输出。接着，输入预充电指令(PRE)，使BLEQT置于高电平(3.2V)，把位线对BLT、BLB预充电至预充电电位0.7V。
接着，在时刻t1，时钟允许信号CKE被置于低电平，低电功率信号PWDWNT与时钟允许信号CKE同步，在时刻t1被置于高电平。由于低电功率信号PWDWNT被置于高电平，因而图3的第2VEQ生成器106的输出被置于截止状态，由第1VEQ生成器105提供输出电位，作为VEQ，因此，VEQ电位从3.2V变为0.7至1.4V。
如图6所示，根据时钟允许CKE信号的下降转变，把VEQ从3.2向1.4下降的转变速率设定为例如100N/V(下降1V要100NS)，根据时钟允许CKE信号的上升转变，把1.4向3.2上升的转变速率设定为例如10N/V(上升1V要10NS)。为应对时钟允许信号CKE一旦被置于低电平以后立刻返回高电平，从通常动作模式到低电功率模式的VEQ电位的变化，用充分的时间来进行。另一方面，从低电功率模式到通常动作模式的VEQ电位的变化则快速进行。
图7是表示本发明的第2实施例的构成的图，表示低电功率时的状态。本实施例与图1所示的上述实施例相比，预充电·均衡电路的构成不同。在图1所示的上述实施例中，构成预充电·均衡电路的晶体管3a、3b、3c均由NMOS晶体管构成。相比之下，在本实施例中，均衡用的NMOS晶体管3c由NMOS晶体管构成，预充电电路由PMOS晶体管3d、3e构成。与均衡用的NMOS晶体管3c的栅极连接的预充电·均衡控制信号线(BLEQT)8a由驱动电路7a驱动，与预充电用的PMOS晶体管3d、3e的栅极连接的预充电·均衡控制信号线(BLEQB)8b由驱动电路7b驱动。
驱动电路7a由在高电位(升压电位)VPP和低位侧电源电位(地电位)VSS之间连接的CMOS反相电路构成，输入控制信号12a，控制信号12a为激活状态(低电平)时，预充电·均衡控制信号线(BLEQT)8a被驱动至高电位VPP；控制信号12a为非激活状态(高电平)时，预充电·均衡控制信号线(BLEQT)8a被置于地电位VSS。
驱动电路7b由高位侧和低位侧的供电端子分别与电源电位VDD和电位VEQ连接的CMOS反相电路构成，输入控制信号12b，控制信号12b为激活状态(低电平)时，预充电·均衡控制信号线(BLEQB)8b被驱动至电源电位VDD，控制信号12b为非激活状态(高电平)时，预充电·均衡控制信号线(BLEQB)8b被置于低位侧电位VEQ。控制信号12a、12b是互补的电平的信号，同时被置于激活状态、非激活状态。即，晶体管3d、3e、3c同时受到导通·截止控制。
在图7所示的例子中，控制信号12a被置于激活状态(低电平)，控制信号12b被置于激活状态(高电平)，则预充电·均衡控制信号线(BLEQT)8a被置于高电位VPP，预充电·均衡控制信号线(BLEQB)8b被置于电位VEQ。低电功率信号PWDWNT为高电平时，第1VEQ生成器105(参照图3)从输出端子(VEQ)输出0.7V；低电功率信号PWDWNT为低电平时，第1VEQ生成器105截止。还有，第2VEQ生成器106(参照图3)除低电功率的情况以外，把输出的VEQ电位置于VSS(0V)，低电功率时，第2VEQ生成器106截止。
图8是表示本发明的第2实施例的动作之一例的图，与前述的图6对应。在图8的时序图中，与图6的不同点有以下的2点。
(1)在时刻t1，时钟允许信号CKE被置于低电平，低电功率信号PWDWNT与时钟允许信号CKE同步，在时刻t1被置于高电平，第2VEQ生成器106(参照图3)的输出被置于截止状态，由第1VEQ生成器105提供输出电位，作为驱动电路7b的VEQ电位，VEQ电位从0V(地电位)变为0.7V。
(2)在时刻t2，时钟允许信号CKE从低电平变为高电平，低电功率信号PWDWNT从高电平变为低电平，第1VEQ生成器105的输出变为高阻抗状态，由第2VEQ生成器106(参照图3)提供输出电压，作为驱动电路7b的VEQ电位，从0.7V变为0V。
如图8所示，根据时钟允许信号CKE的下降，把VEQ电位从0V向0.7V上升的的转变速率设定为例如100N/V(下降1V要100NS)，根据时钟允许CKE信号的上升，把0.7向0.0V的下降的转变速率设定为例如10N/V(上升1V要10NS)。为应对时钟允许信号CKE一旦被置于低电平以后立刻返回高电平，从通常动作到低电功率时的VEQ电位的变化，用充分的时间来进行。另一方面，从低电功率模式到通常动作时的VEQ电位的变化则快速进行。
按照本实施例，预充电·均衡控制信号线8为8a、8b两条，驱动电路7a、7b与图1所示的上述实施例相比，也增加了1个。但是，驱动电路7a、7b与子字线驱动器14相同，对于多个位线对是共用的，与现有半导体存储装置相比，极大地抑制了元件数的增大。本实施例也与图1所示的上述实施例相同，具有漏电流减小效果，不过，以下几点与图1所示的上述实施例不同。以下参照图9进行说明。
在图1所示的上述实施例(实施例1)中，由于交扰不良所造成的位线和字线的短路，位线的电位下降的话，晶体管3b的栅极·源极之间电位VGS就会变化，漏极·源极之间VDS电位也会增大，漏极·源极之间的电流IDS，就会如图9(A)所示的那样。栅极·源极之间的电位VGS从VGS1增大到VGS3的话，漏极·源极之间的电流IDS就会以2次方从(VGS1-VTH)2增大到(VGS3-VTH)2，漏电流也会增大。
相比之下，按照图7所示的实施例(实施例2)，预充电电路中采用了PMOS晶体管3d、3e，即使交扰不良等导致位线电位下降，栅极·源极之间的电压(绝对值)|VGS|也能保持恒定，如9(B)所示，当漏极·源极之间的电位|VDS|变大时，漏极·源极之间的电流(绝对值)|IDS|大体上也会保持恒定(饱和区域)，从而抑制了漏电流的增大。
作为图7所示的上述实施例的变形例，当然也可以由PMOS晶体管代替均衡用的NMOS晶体管3c。此时构成为，PMOS晶体管的栅极提供来自驱动电路7b的信号。
减小低电功率时的位线—字线之间的漏电流、减小待机(スタンバィ)电流的上述各实施例的半导体存储装置可以用于例如以便携式信息终端、便携式无线终端等为首的各种电子装置。另外，在上述实施例中，说明了把本发明用于高集成化、高速化的发展显著的时钟同步型动态半导体存储装置的例子，不过，本发明当然不限于上述实施例的构成，而是还包括专利请求范围的各权利要求的发明范围内本领域人员能做的各种变形、修正。
例如，本发明不限于动态型半导体存储装置，还可用于静态型半导体存储装置等对位线进行预充电的构成的任意的半导体存储装置。