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1、10申请公布号CN104113709A43申请公布日20141022CN104113709A21申请号201410337113022申请日20140715H04N5/335201101H04N5/378201101H03F3/4520060171申请人西安电子科技大学地址710071陕西省西安市太白南路2号72发明人金昌松庄浩宇朱樟明杨银堂74专利代理机构北京银龙知识产权代理有限公司11243代理人许静黄灿54发明名称相关双采样电路和可变增益放大器一体化电路57摘要本发明提供了一种相关双采样电路和可变增益放大器一体化电路，包括二级运算放大器；第一开关S1，第二开关S2，第三开关S3，第四开关S。
2、4，第五开关S5，第六开关S6，第七开关S7，第八开关S8，所述第一开关S1的第二端、所述第四开关S4的第二端和所述第二开关S2的第一端共同连接到M节点第一电容阵列CA，其第一端与M节点连接，其第二端与所述二级运算放大器的正输入端VI相连；第二电容阵列CB，其第一端与N节点连接，其第二端与所述二级运算放大器的负输入端VI相连。本发明提出的CDS和VGA一体化电路，通过避免在VGA中使用运放，很大程度地改善了系统的面积和功耗，同时，由于减小了运放引入的噪声，也给系统的信噪比带来了明显提升。51INTCL权利要求书3页说明书9页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页。
3、说明书9页附图3页10申请公布号CN104113709ACN104113709A1/3页21一种相关双采样电路和可变增益放大器一体化电路，其特征在于，所述相关双采样电路和可变增益放大器一体化电路包括二级运算放大器；第一开关S1，其第一端与第一参考电平VREFB相连，其第二端通过第一电容C_F与所述二级运算放大器的正输入端VI相连；第二开关S2，其第二端与所述二级运算放大器的负输出端VO连接；第三开关S3，连接于所述二级运算放大器的第一级正输出端VX和所述二级运算放大器的正输入端VI之间；第四开关S4，其第一端与第二参考电平VREFM相连，其第二端与所述第二开关S2的第一端连接；第五开关S5，其。
4、第一端与第二参考电平VREFM相连；第六开关S6，其第一端与第五开关S5的第二端相连，其第二端与所述二级运算放大器的正输出端VO连接；第七开关S7，连接于所述二级运算放大器的第一级负输出端VY和所述二级运算放大器的负输入端VI之间；第八开关S8，其第一端与第三参考电平VREFT相连，其第二端通过第二电容C_F与所述二级运算放大器的负输入端VI连接；所述第一开关S1的第二端、所述第四开关S4的第二端和所述第二开关S2的第一端共同连接到M节点；所述第五开关S5的第二端、所述第八开关S8的第二端和所述第六开关S6的第一端共同连接到N节点；第一电容阵列CA，其第一端与M节点连接，其第二端与所述二级运算。
5、放大器的正输入端VI相连；第二电容阵列CB，其第一端与N节点连接，其第二端与所述二级运算放大器的负输入端VI相连。2如权利要求1所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述第一电容阵列CA包括第三电容C_AB、第四电容C_A和第五电容C_B首尾相连形成环路的主电容，其中所述第四电容C_A和所述第五电容C_B之间为P节点；所述第三电容C_AB的上极板通过第九开关管S9与所述第二参考电平VREFM连接，下极板连接所述二级运算放大器的正输入端VI；第一输入电容C_IN，其上极板与所述二级运算放大器的正输入端VI连接，其下极板与相关双采样电路的输入端口IN相连；多个第一阵列电容，每。
6、个所述第一阵列电容的上极板与所述二级运算放大器的正输入端VI连接，每个所述第一阵列电容的下极板通过第一类开关与所述P节点连接、通过第二类开关与所述相关双采样电路的输入端口IN连接；多个第二阵列电容，每个所述第二阵列电容的上极板与所述第二参考电平VREFM连接，每个所述第二阵列电容的下极板通过第一类开关与所述P节点连接、通过第二类开关与所述相关双采样电路的输入端口IN连接。权利要求书CN104113709A2/3页33如权利要求1所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述第二电容阵列CB包括第六电容C_AB、第七电容C_A和第八电容C_B首尾相连形成环路的主电容，其中所述第。
7、七电容C_A和所述第八电容C_B之间为Q节点；所述第六电容C_AB的上极板通过第十开关管S10与所述第二参考电平VREFM连接，下极板连接所述二级运算放大器的负输入端VI；第二输入电容C_IN，其上极板与所述二级运算放大器的负输入端VI连接，其下极板与接地端口GND相连；多个第三阵列电容，每个所述第三阵列电容的上极板与所述二级运算放大器的负输入端VI连接，每个所述第三阵列电容的下极板通过第一类开关与所述Q节点连接、通过第二类开关与所述接地端口GND连接；多个第四阵列电容，每个所述第四阵列电容的上极板与所述第二参考电平VREFM连接，每个所述第四阵列电容的下极板通过第一类开关与所述Q节点连接、通。
8、过第二类开关与所述接地端口GND连接。4如权利要求2或3所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述第一类开关与所述第二类开关反向。5如权利要求1所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述第一电容C_F的上极板与所述二级运算放大器的正输入端VI连接，所述第一电容C_F的下极板与所述M节点连接；所述第二电容C_F的上极板与所述二级运算放大器的负输入端VI连接，所述第二电容C_F的下极板与所述N节点连接。6如权利要求2所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述多个第一阵列电容包括阵列电容一C1，阵列电容二C2，阵列电容三C3，阵列电容。
9、四C4，阵列电容五C5；所述多个第二阵列电容包括阵列电容六C6，阵列电容七C7，阵列电容八C8，阵列电容九C9；其中，阵列电容一C1，阵列电容六C6的容值为单位电容的容值；阵列电容二C2，阵列电容七C7的电容值为单位电容的容值的2倍；阵列电容三C3，阵列电容八C8的电容值为单位电容的容值的4倍；阵列电容四C4，阵列电容九C9的电容值为单位电容的容值的8倍；阵列电容五C5的电容值为单位电容的容值的16倍。7如权利要求3所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述多个第三阵列电容包括阵列电容十C10，阵列电容十一C11，阵列电容十二C12，阵列电容十三C13，阵列电容十四C14。
10、；所述多个第四阵列电容包括阵列电容十五C15，阵列电容十六C16，阵列电容十七C17，阵列电容十八C18，阵列电容十九C19；其中，阵列电容十C10，阵列电容十五C15的容值为单位电容的容值；阵列电容十一C11，阵列电容十六C16的电容值为单位电容的容值的2倍；阵列电容十二C12，阵列电容十七C17的电容值为单位电容的容值的4倍；权利要求书CN104113709A3/3页4阵列电容十三C13，阵列电容十八C18的电容值为单位电容的容值的8倍；阵列电容十四C14的电容值为单位电容的容值的16倍。8如权利要求2所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述第三电容C_AB的容值为。
11、C_AB，所述第四电容C_A的容值为C_A，所述第五电容C_B的容值为C_B，所述第一输入电容C_IN的容值为C_IN。9如权利要求3所述的相关双采样电路和可变增益放大器一体化电路，其特征在于，所述第六电容C_AB的容值为C_AB，所述第七电容C_A的容值为C_A，所述第八电容C_B的容值为C_B，所述第二输入电容C_IN的容值为C_IN。权利要求书CN104113709A1/9页5相关双采样电路和可变增益放大器一体化电路技术领域0001本发明涉及CCD图像传感器领域，尤其涉及一种相关双采样电路和可变增益放大器一体化电路。背景技术0002作为获取图像信息的重要器件，图像传感器在光电探测和成像等。
12、众多领域得到广泛应用。CMOS图像传感器和CCD图像传感器是目前市场上两种主要成像器件。由于低功耗、高分辨率、宽动态范围和高可靠性等一系列的优点，CCD图像传感器已广泛应用于天文测量、遥感遥测和卫星摄像等技术领域。由于CCD图像传感器的信号强度不是恒定的，它会随着光强的变化而变化，最强信号可能会比最弱信号高出几十分贝。对于如此宽动态范围的信号，传统的恒定增益运放很难对其进行线性处理，解决这一问题的理想方案是使用宽带大动态范围的可变增益放大器VGA。此外，近年来CCD器件的一个重要发展方向是高的灵敏度和宽的动态范围，因此信噪比SNR已成为衡量CCD性能的一个重要参数，而限制这一参数的关键因素是噪。
13、声。泊松噪声、固定模式噪声和读出噪声是CCD光电转换过程中的三个主要噪声源，由于前级噪声会被放大传输到后级，因此提高图像信号的信噪比的关键是抑制模拟前端处理系统中的噪声，由于复位噪声的信号自相关特性，相关双采样CDS成为最有效的抑制手段。对于传统CCD图像传感器中的CDS电路和VGA电路，两者都以运放作为设计的基本单元，所以功耗很大，同时两个运放都引入了额外的噪声源。为了保证图像信号的信噪比，在设计过程中要求CDS和VGA的噪声系数都尽量小于1，这既提高了电路的设计难度又不可避免的增加了电路功耗。0003因此，在现有的工艺条件下，如何降低CCD器件中CDS电路和VGA电路的功耗和噪声正成为现在。
14、的研究热点。发明内容0004为了克服现有技术中CCD图像传感器中的CDS电路和VGA电路，两者都以运放作为设计的基本单元，所以功耗很大、同时两个运放都引入了额外的噪声源这一技术问题，本发明提供了一种相关双采样电路和可变增益放大器一体化电路。0005为了解决上述技术问题，本发明采用如下技术方案0006本发明提供了一种相关双采样电路和可变增益放大器一体化电路，所述相关双采样电路和可变增益放大器一体化电路包括0007二级运算放大器；0008第一开关S1，其第一端与第一参考电平VREFB相连，其第二端通过第一电容C_F与所述二级运算放大器的正输入端VI相连；0009第二开关S2，其第二端与所述二级运算。
15、放大器的负输出端VO连接；0010第三开关S3，连接于所述二级运算放大器的第一级正输出端VX和所述二级运算放大器的正输入端VI之间；说明书CN104113709A2/9页60011第四开关S4，其第一端与第二参考电平VREFM相连，其第二端与所述第二开关S2的第一端连接；0012第五开关S5，其第一端与第二参考电平VREFM相连；0013第六开关S6，其第一端与第五开关S5的第二端相连，其第二端与所述二级运算放大器的正输出端VO连接；0014第七开关S7，连接于所述二级运算放大器的第一级负输出端VY和所述二级运算放大器的负输入端VI之间；0015第八开关S8，其第一端与第三参考电平VREFT相。
16、连，其第二端通过第二电容C_F与所述二级运算放大器的负输入端VI连接；0016所述第一开关S1的第二端、所述第四开关S4的第二端和所述第二开关S2的第一端共同连接到M节点；0017所述第五开关S5的第二端、所述第八开关S8的第二端和所述第六开关S6的第一端共同连接到N节点；0018第一电容阵列CA，其第一端与M节点连接，其第二端与所述二级运算放大器的正输入端VI相连；0019第二电容阵列CB，其第一端与N节点连接，其第二端与所述二级运算放大器的负输入端VI相连。0020进一步来说，所述的相关双采样电路和可变增益放大器一体化电路中，所述第一电容阵列CA包括0021第三电容C_AB、第四电容C_A。
17、和第五电容C_B首尾相连形成环路的主电容，其中所述第四电容C_A和所述第五电容C_B之间为P节点；0022所述第三电容C_AB的上极板通过第九开关管S9与所述第二参考电平VREFM连接，下极板连接所述二级运算放大器的正输入端VI；0023第一输入电容C_IN，其上极板与所述二级运算放大器的正输入端VI连接，其下极板与相关双采样电路的输入端口IN相连；0024多个第一阵列电容，每个所述第一阵列电容的上极板与所述二级运算放大器的正输入端VI连接，每个所述第一阵列电容的下极板通过第一类开关与所述P节点连接、通过第二类开关与所述相关双采样电路的输入端口IN连接；0025多个第二阵列电容，每个所述第二阵。
18、列电容的上极板与所述第二参考电平VREFM连接，每个所述第二阵列电容的下极板通过第一类开关与所述P节点连接、通过第二类开关与所述相关双采样电路的输入端口IN连接。0026进一步来说，所述的相关双采样电路和可变增益放大器一体化电路中，所述第二电容阵列CB包括0027第六电容C_AB、第七电容C_A和第八电容C_B首尾相连形成环路的主电容，其中所述第七电容C_A和所述第八电容C_B之间为Q节点；0028所述第六电容C_AB的上极板通过第十开关管S10与所述第二参考电平VREFM连接，下极板连接所述二级运算放大器的负输入端VI；0029第二输入电容C_IN，其上极板与所述二级运算放大器的负输入端VI。
19、连接，其下极板与接地端口GND相连；说明书CN104113709A3/9页70030多个第三阵列电容，每个所述第三阵列电容的上极板与所述二级运算放大器的负输入端VI连接，每个所述第三阵列电容的下极板通过第一类开关与所述Q节点连接、通过第二类开关与所述接地端口GND连接；0031多个第四阵列电容，每个所述第四阵列电容的上极板与所述第二参考电平VREFM连接，每个所述第四阵列电容的下极板通过第一类开关与所述Q节点连接、通过第二类开关与所述接地端口GND连接。0032进一步来说，所述的相关双采样电路和可变增益放大器一体化电路中，所述第一类开关与所述第二类开关反向。0033进一步来说，所述的相关双采样。
20、电路和可变增益放大器一体化电路中，所述第一电容C_F的上极板与所述二级运算放大器的正输入端VI连接，所述第一电容C_F的下极板与所述M节点连接；0034所述第二电容C_F的上极板与所述二级运算放大器的负输入端VI连接，所述第二电容C_F的下极板与所述N节点连接。0035进一步来说，所述的相关双采样电路和可变增益放大器一体化电路中，所述多个第一阵列电容包括阵列电容一C1，阵列电容二C2，阵列电容三C3，阵列电容四C4，阵列电容五C5；0036所述多个第二阵列电容包括阵列电容六C6，阵列电容七C7，阵列电容八C8，阵列电容九C9；0037其中，阵列电容一C1，阵列电容六C6的容值为单位电容的容值；。
21、0038阵列电容二C2，阵列电容七C7的电容值为单位电容的容值的2倍；0039阵列电容三C3，阵列电容八C8的电容值为单位电容的容值的4倍；0040阵列电容四C4，阵列电容九C9的电容值为单位电容的容值的8倍；0041阵列电容五C5的电容值为单位电容的容值的16倍。0042进一步来说，所述的相关双采样电路和可变增益放大器一体化电路中，所述多个第三阵列电容包括阵列电容十C10，阵列电容十一C11，阵列电容十二C12，阵列电容十三C13，阵列电容十四C14；0043所述多个第四阵列电容包括阵列电容十五C15，阵列电容十六C16，阵列电容十七C17，阵列电容十八C18，阵列电容十九C19；0044其。
22、中，阵列电容十C10，阵列电容十五C15的容值为单位电容的容值；0045阵列电容十一C11，阵列电容十六C16的电容值为单位电容的容值的2倍；0046阵列电容十二C12，阵列电容十七C17的电容值为单位电容的容值的4倍；0047阵列电容十三C13，阵列电容十八C18的电容值为单位电容的容值的8倍；0048阵列电容十四C14的电容值为单位电容的容值的16倍。0049进一步来说，所述的相关双采样电路和可变增益放大器一体化电路中，所述第三电容C_AB的容值为C_AB，所述第四电容C_A的容值为C_A，所述第五电容C_B的容值为C_B，所述第一输入电容C_IN的容值为C_IN。0050进一步来说，所述。
23、的相关双采样电路和可变增益放大器一体化电路中，所述第六电容C_AB的容值为C_AB，所述第七电容C_A的容值为C_A，所述第八电容C_B的容值为C_B，所述第二输入电容C_IN的容值为C_IN。说明书CN104113709A4/9页80051本发明的有益效果是本发明的相关双采样电路和可变增益放大器一体化电路通过改变编程代码值调节等效电容阵列中的电容值，以此改变反馈系数，从而实现了VGA的功能。与传统的彼此独立的CDS电路和VGA相比，本发明提出的CDS和VGA一体化电路，通过避免在VGA中使用运放，很大程度地改善了系统的面积和功耗，同时，由于减小了运放引入的噪声，也给系统的信噪比带来了明显提升。
24、。附图说明0052图1表示本发明相关双采样电路和可变增益放大器一体化电路的原理结构图；0053图2表示图1中等效电容阵列CA的实际电路图；0054图3表示图1中等效电容阵列CA的实际电路图；0055图4为本发明实施例中用于实现二级全差分运放的实际电路图；0056图5为本发明实施例中二级全差分运放的共模反馈电路；0057图6为本发明实施例中控制开关通断的时序图。具体实施方式0058为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。0059针对上述问题，本发明给出了一种相关双采样和可变增益放大器一体化电路，省去了VGA中的运算放大器，很大程度地改善了系统的。
25、功耗和噪声。0060本发明采用的技术方案是包括二级运算放大器；第一开关S1，其第一端与第一参考电平VREFB相连，其第二端通过第一电容C_F与所述二级运算放大器的正输入端VI相连；第二开关S2，其第二端与所述二级运算放大器的负输出端VO连接；第三开关S3，连接于所述二级运算放大器的第一级正输出端VX和所述二级运算放大器的正输入端VI之间；第四开关S4，其第一端与第二参考电平VREFM相连，其第二端与所述第二开关S2的第一端连接；第五开关S5，其第一端与第二参考电平VREFM相连；第六开关S6，其第一端与第五开关S5的第二端相连，其第二端与所述二级运算放大器的正输出端VO连接；第七开关S7，连接。
26、于所述二级运算放大器的第一级负输出端VY和所述二级运算放大器的负输入端VI之间；第八开关S8，其第一端与第三参考电平VREFT相连，其第二端通过第二电容C_F与所述二级运算放大器的负输入端VI连接；所述第一开关S1的第二端、所述第四开关S4的第二端和所述第二开关S2的第一端共同连接到M节点；所述第五开关S5的第二端、所述第八开关S8的第二端和所述第六开关S6的第一端共同连接到N节点；第一电容阵列CA，其第一端与M节点连接，其第二端与所述二级运算放大器的正输入端VI相连；第二电容阵列CB，其第一端与N节点连接，其第二端与所述二级运算放大器的负输入端VI相连。第一电容C_F的上极板与所述二级运算放。
27、大器的正输入端VI连接，所述第一电容C_F的下极板与所述M节点连接；第二电容C_F的上极板与所述二级运算放大器的负输入端VI连接，所述第二电容C_F的下极板与所述N节点连接。第一电容C_F和第二电容C_F为等值电容。0061参照图1、图2和图3具体来说，其中图1中第一电容阵列CA和第二电容阵列CB为等效电路图。0062第一开关S1的一端接到参考电平VREFB，另一端接到第二开关S2、第四开关S4、电说明书CN104113709A5/9页9容阵列中的M节点和第一电容C_F的下极板；0063第二开关S2的一端接到二级运放的负输出端VO，另一端接到第一开关S1、第四开关S4、电容阵列中的M节点和第一。
28、电容C_F的下极板；0064第三开关S3的一端接到二级运放的第一级正输出端VX，另一端接到第一电容C_F的上极板和二级运放的正输入端VI；0065第四开关S4的一端接到参考电平VREFM，另一端接到第一开关S1、第二开关S2、电容阵列中的M节点和第一电容C_F的下极板；0066第五开关S5的一端接到参考电平VREFT，另一端接到第六开关S6、第八开关S8、电容阵列的N节点和第二电容C_F的下极板；0067第六开关S6的一端接到二级运放的正输出端VO，另一端接到第五开关S5、第八开关S8、电容阵列的N节点和第二电容C_F的下极板；0068第七开关S7的一端接到二级运放的第一级负输出端VY，另一端。
29、接到第二电容C_F的上极板和二级运放的负输入端VI；0069第八开关S8的一端接到参考电平VREFT，另一端接到第五开关S5、第六开关S6、电容阵列中的N节点和第二电容C_F的下极板；0070第一电容C_F的上极板接到第三开关S3、二级运放的的正输入端VI，下极板接到第一开关S1、第二开关S2、第四开关S4和电容阵列中的M节点；0071第二电容C_F的上极板接到第七开关S7、二级运放的的负输入端VI，下极板接到第五开关S5、第六开关S6、第八开关S8和电容阵列中的N节点；0072二级运放的正输入端VI接到第三开关S3、第一电容C_F的上极板，负输入端VI接到第七开关S7、第二电容C_F的上极板。
30、，负输出端VO接到第二开关S2，正输出端VO接到第六开关S6。0073第三电容C_AB、第四电容C_A和第五电容C_B首尾相连形成环路的主电容，其中所述第四电容C_A和所述第五电容C_B之间为P节点；0074所述第三电容C_AB的上极板通过第九开关管S9与所述第二参考电平VREFM连接，下极板连接所述二级运算放大器的正输入端VI；0075第一输入电容C_IN，其上极板与所述二级运算放大器的正输入端VI连接，其下极板与相关双采样电路的输入端口IN相连。0076多个第一阵列电容，每个所述第一阵列电容的上极板与所述二级运算放大器的正输入端VI连接，每个所述第一阵列电容的下极板通过第一类开关与所述P节。
31、点连接、通过第二类开关与所述相关双采样电路的输入端口IN连接；0077多个第二阵列电容，每个所述第二阵列电容的上极板与所述第二参考电平VREFM连接，每个所述第二阵列电容的下极板通过第一类开关与所述P节点连接、通过第二类开关与所述相关双采样电路的输入端口IN连接。0078第六电容C_AB、第七电容C_A和第八电容C_B首尾相连形成环路的主电容，其中所述第七电容C_A和所述第八电容C_B之间为Q节点；0079所述第六电容C_AB的上极板通过第十开关管S10与所述第二参考电平VREFM连接，下极板连接所述二级运算放大器的负输入端VI；0080第二输入电容C_IN，其上极板与所述二级运算放大器的负输。
32、入端VI连接，其下极说明书CN104113709A6/9页10板与接地端口GND相连；0081多个第三阵列电容，每个所述第三阵列电容的上极板与所述二级运算放大器的负输入端VI连接，每个所述第三阵列电容的下极板通过第一类开关与所述Q节点连接、通过第二类开关与所述接地端口GND连接；0082多个第四阵列电容，每个所述第四阵列电容的上极板与所述第二参考电平VREFM连接，每个所述第四阵列电容的下极板通过第一类开关与所述Q节点连接、通过第二类开关与所述接地端口GND连接。0083第一类开关与第二类开关反向，电容阵列中的开关SA_INVSI_INV分别与开关SASI反相。0084多个第一阵列电容包括阵列。
33、电容一C1，阵列电容二C2，阵列电容三C3，阵列电容四C4，阵列电容五C5；0085多个第二阵列电容包括阵列电容六C6，阵列电容七C7，阵列电容八C8，阵列电容九C9；0086多个第三阵列电容包括阵列电容十C10，阵列电容十一C11，阵列电容十二C12，阵列电容十三C13，阵列电容十四C14；0087多个第四阵列电容包括阵列电容十五C15，阵列电容十六C16，阵列电容十七C17，阵列电容十八C18，阵列电容十九C19；0088第一电容阵列CA包括由C_AB、C_A和C_B首尾相连形成环路的主电容、输入电容C_IN以及由单位电容C_U并联形成的容值为C_U、2C_U、4C_U、8C_U、16C_。
34、U的电容串，其中，在由C_AB、C_A和C_B首尾相连构成的环路中引出节点M电容C_A和C_B之间，C1、C2、C3、C4、C5电容上极板接到运放的正输入端VI、C_AB和C_B的上极板，下极板根据编程代码值的不同分别接到节点M或CDS的输入端口IN；C6、C7、C8、C9电容上极板接到C_B、C_AB的下极板以及通过开关S9接到参考电平VREFM，下极板根据编程代码值的不同分别连接到节点M或CDS的输入端口IN；输入电容C_IN上极板连接到运放的正输入端VI，下极板连接到输入端口IN。0089第二电容阵列CB包括由C_AB、C_A和C_B首尾相连形成环路的主电容、输入电容C_IN以及由单位电。
35、容C_U并联形成的容值为C_U、2C_U、4C_U、8C_U、16C_U的电容串。其中，在由C_AB、C_A和C_B首尾相连构成的环路中引出节点N电容C_A和C_B之间，C10、C11、C12、C13、C14电容上极板接到运放的负输入端VI、C_AB和C_B的上极板，下极板根据编程代码值的不同分别接到节点N或接地端口GND；C15、C16、C17、C18电容上极板接到C_B、C_AB的下极板以及通过开关S10接到参考电平VREFM，下极板根据编程代码值的不同分别连接到节点N或接地端口GND；输入电容C_IN上极板连接到运放的负输入端VI，下极板连接到接地端口GND。0090其中，各个阵列电容的。
36、容值与单位电容容值的关系如下0091C1C6C10C15C_U；C2C7C11C162C_U；C3C8C12C174C_U；0092C4C9C13C188C_U；C5C1416C_U；C_AC_AC_A；0093C_BC_BC_B；C_ABC_ABC_AB；C_INC_INC_IN。0094如图1所示，为本发明一种实施例的CDS和VGA一体化电路图，在该电路中，CA节点IN为输入进来的信号，节点VI和VI分别为运放的正输入端和负输入端，节点VO和VO分别为运放的正输出端和负输出端，节点VX和VY分别是两级运放的第一级的正输出端和负输说明书CN104113709A107/9页11出端，节点VDD。
37、和节点GND分别接电源电压和地电压，节点VREFB、节点VREFM和节点VREFT为参考电平。注意，对于本实施例，VDD3V、VREFM15V、VREFB1V、VREFT2V。图1中等效电容阵列的具体电路实现形式如图2和图3所示，其中，开关管SA的导通与断开由编程代码值DA0决定，开关管SB的导通与断开由编程代码值DA1决定，开关管SC的导通与断开由编程代码值DA2决定，开关管SD的导通与断开由编程代码值DA3决定，开关管SE的导通与断开由编程代码值DA4决定，开关管SF的导通与断开由编程代码值DA5决定，开关管SG的导通与断开由编程代码值DA6决定，开关管SH的导通与断开由编程代码值DA7决。
38、定，开关管SI的导通与断开由编程代码值DA8决定。图2和图3中的电容阵列通过编程代码与图1中的电容建立了如下的对应关系0095C_A1C_UDA020DA121DA222DA323100960097C_B1C_UDA420DA521DA622DA723DA824300980099其中，在本实施例中具体电容值为C_IN8279192FF、C_U218295FF、C_A218295FF、C_B915255FF、C_AB236689FF、C_F915255FF。0100图1中二级运放的电路图如图4所示，共模反馈电路的电路图如图5所示。图4中第一级放大器用以调节带宽和相位裕度，第二级放大器用于提供足够。
39、的增益。图4中有两个共模反馈电路，分别用于采样阶段和保持阶段。注意，图中时钟K1_INV为时钟K1的反相时钟。0101该实施例中的控制开关时序如图6所示。其中，K1、K2为两相非交叠时钟；K1和K3同相，但K3的下降沿在K1的下降沿之前；K4时钟始终保持低电平；K5时序与K3相同，只是K5的高电平采用了电压倍增技术实现了两倍的电源电压。此时序可以分为三个阶段，阶段、阶段和阶段。阶段和阶段为采样阶段，而阶段为保持阶段。在采样阶段，CDS只对输入信号的噪声成分进行采样。在保持阶段，CDS同时对输入信号的噪声成分和信号成分进行采样，然后将两次采样值相减，就产生了不含噪声成分的CDS输出信号。下面将分。
40、别详细介绍这三个工作阶段0102阶段，时钟K1、K3、K5为高电平，时钟K2、K4为低电平。放大器的正输入端VI接到了第一级运放的正输出端“VX”，放大器的负输入端VI接到了第一级运放的负输出端“VY”；由时钟K1控制的开关管导通，放大器的两个输出端“VO”和“VO”连到了一起；对于共模反馈电路，受时钟K5控制的两个开关管导通。通过放大器和共模反馈电路构成的闭环环路，在节点“VI”“VI”“VO_CMFB”处产生了固定的电平。这些固定电平对电容C_CMFB、C_F、C_A2、C_A1、C_A、C_B1、C_B2、C_B、C_AB、C_IN进行充电，从而对输入信号进行采样。0103阶段，时钟K1。
41、仍为高电平，时钟K2、K4保持低电平，但此时时钟信号K3和K5已下降为低电平。跟阶段相比，由时钟信号K3和K5控制的开关管断开，使得节点“VI”“VI”“VO_CMFB”均变成了悬空，忽略电荷注入效应和时钟馈通效应，由电荷守恒定律可知上述三节点的电位保持不变。在实际电路中，由于电荷注入效应和时钟馈通效应会导致上述三个节点的电荷量发生变化，不过该误差跟输入信号无关，它只引入了直流失调而不会导致增益误差，而直流失调最终又可以通过差动运算予以消除。说明书CN104113709A118/9页120104阶段，时钟K2变为高电平，时钟K1、K3、K4、K5为低电平。由图1、图2、图3和图4可知，MOS管。
42、M3、M4、M7、M8、M9、M10、M13、M14和电容C_CMFB共同组成了一个共模反馈环路，在该共模反馈环路的作用下，运放的共模输出电压被固定在固定值VREFM上；另外，电容C_F、C_A2、C_A1、C_A、C_B1、C_B2、C_B、C_AB与运放还组成了另一个环路，该环路确定了运放的差模输出电压值。0105该输出差模电压的表达式为01060107其中，VO为阶段下降沿时刻运放正输出端VO的信号值；VO为阶段下降沿时刻运放负输出端VO的信号值；IN为阶段下降沿时刻的输入信号值；IN为阶段下降沿时刻的输入信号值；VREFT和VREFB为参考电平；H1、H2、H3、H4由等效电容阵列中的。
43、电容值决定01080109011001110112其中，A为运放的直流增益。0113由于在本实施例中参考电平VREFT和VREFB的差值为1V，忽略运放有限增益带来的误差，式5可简化为01140115其中，0116式10中的差模增益GAIN由DA8、DA7、DA6、DA5、DA4、DA3、DA2、DA1、DA0所组成的9位编程数值决定，实现了闭环VGA的功能，同时式10表明电路实现了CDS功能。0117本发明的相关双采样电路CDS和可变增益放大器VGA一体化电路通过调节等说明书CN104113709A129/9页13效电容阵列中的电容值，以改变反馈系数，从而使得该电路同时具备了CDS电路和VG。
44、A的功能。与传统的彼此独立的CDS电路和VGA相比，本发明提出的CDS和VGA一体化电路，通过避免在VGA中使用运放，很大程度地改善了系统的面积和功耗，同时，由于减小了运放引入的噪声，也给系统的信噪比带来了明显提升。0118以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。说明书CN104113709A131/3页14图1图2说明书附图CN104113709A142/3页15图3图4说明书附图CN104113709A153/3页16图5图6说明书附图CN104113709A16。