减小状态保持电路功耗的方法、状态保持电路以及电子器件 本发明涉及用来减小功耗的方法、电路以及电子器件，确切地说是涉及用来减小状态保持电路在待机模式中的功耗的方法、状态保持电路以及电子器件。
泄漏功率越来越成为以电池工作的器件的一大耗损，特别是在待机时间长的状态保持电路中更是如此。避免泄漏的一种显而易见方法是在待机过程中关断电源。但许多系统在待机过程中必须保持其状态，而由于关断例如数字电路中的电源电压，其中的状态由储存在锁存器或状态保持电路中的数据确定，则状态就会丢失。
US 5812463提供了一种减小泄漏电流和闭锁易损性的高速高压锁存器。此锁存器在编程电源与输出之间具有开关晶体管。当锁存器输入转变成将输出驱动到低电平时，此开关晶体管就被锁存器输入关断。此开关晶体管从而减小泄漏电流。采用了耦合到编程电源地输出驱动器晶体管。锁存器输出一开始通过Vcc电源被上拉。在锁存器输出已经被上拉到起始电平之后，输出驱动器晶体管导通。输出驱动器晶体管然后通过编程电源将输出端上拉到高输出电压电平。一开始用Vcc电源上拉输出减小了器件的功率耗散。此锁存电路还包含防止闭锁的两个编程电源、一个n阱电源以及一个本地电源。当锁存器从读出模式被转换到编程模式时，在本地电源提升之前n阱电源被提升到编程电压。当锁存器从编程模式被转换到读出模式时，直至本地电源已经被减小且其余电路已经放电之后，才减小n阱电源电压。这确保了n阱电源至少与耦合到n阱的p扩散区的电压一样高，从而防止了闭锁。US 5812463涉及一种存储电路。作为一个实施方案，提出了一种低泄漏的锁存电路。所公开的电路可应用于特定类型的存储器，如快闪存储器或EEPROM之类的。所提出的锁存电路是一种用于快闪存储器中正常与高电压电路之间接口处的电平移位器。
US 5955913公开了一种可选择性地工作于第一模式(消耗低功率)或第二模式(消耗相对高的功率)的集成电路。此电路包括MOS晶体管以及用于至少一个晶体管的电源电压电路。在两种模式中，电源电压电路将各个晶体管的本体保持在固定的电压(例如5-5.5V范围内的电压Vcc，其中各个晶体管是PMOS器件)。在第二模式中，电源电压电路将此固定电压提供到各个晶体管的源极，但在第一模式中，它将等于或稍微偏离固定电压的电压提供到各个晶体管的源极。在某些实施方案中，电源电压电路(在起始过渡状态之后的第一模式中)将第一电压提供到多个PMOS晶体管共用的阱，且第二电压被提供到各个PMOS器件的源极。或者，电源电压电路(在初始瞬态之后的第一模式中)将第一电压提供到各个多个NMOS晶体管的本体，且第二电压被提供到各个NMOS器件的源极。第二电压最好偏离于第一电压一个电压降，该电压降选择为实现在第一模式中所希望的晶体管泄漏电流减小，以及所希望的从第一模式过渡到第二模式的上电时间。在优选实施方案中，集成电路是一种包括快闪存储阵列的存储器芯片，电压降在1.4-2V的范围内，并用一个连接成二极管的MOS晶体管或串联连接的两个连接成二极管的MOS晶体管来实现电压降。
US 2001/0038552 A1公开了一种具有静态存储单元的半导体存储器，它具有其中形成PMOS晶体管的n阱和其中形成NMOS晶体管的p阱。n和p阱被分成块，每个块包含给定数目的存储单元。各个块中的n和p阱接收依赖于存储单元是否被选中而变化的电压。若存储单元被选中工作，则存储单元中各个晶体管的阈值电压减小以便增大从存储单元取出的电流。若存储单元未被选中，则阈值电压提高以便减小存储单元的泄漏电流。这种安排抑制了待机电流，并改善了存储单元的工作速度。
US 5955913和US 2001/0038552提出了借助于用反偏置电压在电学上提高MOS开关的阈值电压，从而减小泄漏的经典想法。它们提供了作为实施方案的相应存储电路。
US 6344761 B2公开了在电流比较型锁存器中，在时钟信号处于“L”电平的电流比较型锁存器的复位模式过程中，沿从高电位电源线到低电位电源线延伸的电流路径排列的晶体管被关断，而将高电位电源线连接到两个输出端的晶体管被导通，以便使两个输出端每个的电位成为逻辑电平(“H”电平或“L”电平)，从而防止穿通电流从高电位电源线流到低电位电源线。因此，形成了高速高精度的电流比较，同时减小了复位模式过程中的穿通电流。US 6334761 B2描述了一种用于模拟-数字转换器等的电流比较型锁存器。目的是提供一种电流比较型锁存器，此锁存器消除了复位状态下流动的穿通电流，以便达到功耗的减小，并能够进行高速高精度的比较。
US 2002/0024873 A1公开了一种电平转换器，此转换器将字线组规定信号，其从行译码器送出且幅度为电源电位Vcc和地电位GND，转换成高电压Vpp和负电位Vbb的互补逻辑信号WD和ZWD。RX译码器对地址信号进行译码，以便输出规定字线组中一个字线的幅度(Vpp-Vbb)的信号。根据从电平转换电路送出的信号WD和ZWD，对应于各个字线提供的字线驱动器将字线规定信号或负电位传输到相应的字线。未被选中的字线从字线驱动器接收负电位Vbb。被选中的字线从字线驱动器接收高电压Vpp。有可能抑制未被选中的存储单元中存储晶体管上的沟道泄漏电流，其可以由字线和/或位线的电位改变引起，并能够改善存储单元的电荷保持特性。US 2002/0024873公开了一种以电荷形式储存信息的动态半导体存储器件。此存储器包含用来改善存储单元电荷保持特性的结构。
US 6344761和US 20020024873涉及具有减小的泄漏电流的半导体存储器件，且包括下列特点。当低电位电源被切断时，连接到高电位源的晶体管被导通，防止了穿通电流。为NMOS器件提供了单独的电源。
本发明的目的是提供一种方法、一种状态保持电路、以及一种在待机模式期间具有改进的功耗特性的电子器件。
为了达到本发明的目的，公开了一种用来减小状态保持电路，例如锁存器、触发器或其它数据储存元件在待机模式期间的功耗的方法，此方法包含在激活状态下将常规电源VDD和待机电源VDD_STANDBY提供给状态保持电路；为了从激活状态转变到待机状态，将常规电源减小到地电平，并保持待机电源VDD_STANDBY，从而将足以在待机模式期间保持状态的功率提供给电路元件；以及为了从待机状态转变到激活状态，将常规电源VDD从其地电平提高到其激活电平。此方法使得能够切断数字电路的常规电源而不丢失电路的状态，从而显著地减小了泄漏，例如在CMOS12技术中减小了大约100倍。
根据本发明一个优选实施方案，在从激活状态移动到待机状态时，待机电源VDD_STANDBY减小到足以保持电路元件状态的较低电平；并在返回到激活模式时，待机电源VDD_STANDBY从其较低的电压提高到其激活电平。待机电源VDD_STANDBY减小到较低的电平，就减小了待机模式中的泄漏功率。
根据本发明一个优选实施方案，待机模式期间电路元件状态的保持由具有高阈值电压的晶体管来完成。采用具有高阈值电压的晶体管，导致了非常小的泄漏功率。
根据本发明的一个优选实施方案，在待机模式期间保持控制信号。
根据本发明的一个优选实施方案，在待机模式期间，利用可以在状态保持电路外部的装置，将控制信号保持在预定的＞低＝电平。但在本发明的一个更优选的实施方案中，在待机模式期间，利用提供在状态保持电路内的装置来保持控制信号。这种装置可以包含至少一个晶体管，此晶体管的栅极端连接到待机信号，且安排成在待机模式中被切换到＞导通＝而否则被切换到＞关断＝，此晶体管的漏极或源极端被连接到具有要求控制信号保持在其上的电压电平的线。此电压电平基本上可以是地。在本发明的一个实施方案中，此晶体管可以是n沟道MOSFET，其栅极端在待机模式中被连接到＞高＝电平的待机信号，而否则被连接到＞低＝电平，且源极端被连接到地。
利用状态保持电路达到了本发明的另一目的，此状态保持电路包含用来提供至少一个控制信号的控制单元；用来提供至少一个输入信号的数据输入单元；用来提供至少一个输出信号的数据输出单元；数据存储单元，包含用来在待机模式期间保持电路的至少一部分状态的电路元件；在激活模式中将电源从常规电源耦合到电路元件的第一装置；以及在激活模式和待机模式中将电源从待机电源耦合到电路元件的第二装置。与公知的低功率电路相比，本发明的状态保持电路能够显著地减小电路或其中集成有状态保持电路的电子器件在待机模式中的功耗。
根据本发明一个优选实施方案，控制单元被连接到常规电源和待机电源。在待机模式中，由于控制单元连接到待机电源而保持了控制信号。
根据本发明一个优选实施方案，控制单元包含至少一个接收控制输入信号的输入端以及至少一个控制输出端。此控制单元能够处理至少一个控制输入信号，并能够输出至少一个输出控制信号。由于能够使用不同的输入控制信号，因此这是有利的。不同的输出端可以被连接到具有不同控制信号的不同电路元件。
根据本发明一个优选实施方案，控制单元包含至少一个用来在待机模式中保持状态的状态保持开关。每个控制单元包含至少一个用来在待机模式中保持状态的状态保持开关，由于状态被直接保持在控制信号的源处，故这是此控制单元的一个有利的特点。
控制单元优选包含至少两个反相器级，提供至少一个反相的控制信号和至少一个非反相的控制信号。
控制单元优选被安排来在待机模式中保持反相的控制信号和/或非反相的控制信号的状态。为此，控制单元被耦合到待机电源。此控制单元可以包含高阈值电压的晶体管，以便在待机时减小来自控制单元的泄漏电流。
根据本发明一个优选实施方案，数据存储单元被被连接到常规电源和待机电源。数据存储单元优选连接到反相的控制信号和非反相的控制信号。
根据本发明另一优选实施方案，数据存储单元包含保持反相的数据输入信号的至少一个状态保持开关，和/或保持非反相的数据输入信号的至少一个状态保持开关。
根据本发明另一优选实施方案，数据存储单元包含用来保持反相的数据输入信号的串行电路。
优选地，用来保持反相的数据输入信号的串行电路包含连接到待机电源的用于保持反相的数据输入信号的状态保持开关，以及连接到控制信号的状态保持开关。
优选地，数据存储单元包含用来减小待机过程中的泄漏电流的高阈值电压晶体管。
根据本发明另一优选实施方案，数据存储单元中的状态保持开关是具有高阈值电压的晶体管。具有高阈值电压的晶体管的优点在于泄漏功率非常小。
根据本发明的一个实施方案，可以提供装置来在待机时将控制信号保持在预定的电平。这种装置可以包括在控制单元中，并可以在待机模式中被连接到为＞高＝的待机信号，否则被连接到＞低＝的信号。在任何情况下，此电路可以包括用来在激活模式中将附加电流提供给电路的装置，以便减小来自待机电源的电流要求。
由一种电子器件实现了本发明的另一目的，此电子器件包含常规电源；待机电源；耦合到常规电源的第一电路部分；以及耦合到常规电源和待机电源的第二电路部分，此第二电路部分包含用来在电子器件待机模式中保持第一电路部分状态的状态保持电路，此状态保持电路包含：用来提供至少一个控制信号的控制单元；用来提供至少一个输入信号的数据输入单元；用来提供至少一个输出信号的数据输出单元；数据存储单元，包含用来在待机模式中保持第一电路部分的至少一部分状态的电路元件；常规电源，被安排来在电子器件的激活模式中将功率提供给电路元件；待机电源，被安排来在激活模式和待机模式中将功率提供给电路元件。在这种电子器件中，能够进入使第一电路部分和第二电路部分中的功耗都能够减小的待机模式。第一电路部分可以被完全切断，而仅仅第二电路部分的状态保持电路仍然被连接到待机电源。这样就实现了电子器件在待机模式中功耗的显著减小，其可能包含整个电子器件或其某些部分的切断。有利的是，待机电源被安排来在待机模式中将减小的功率提供给电路元件。这就进一步减小了电子器件在其待机模式中的功耗。
在电子器件的一个优选实施方案中，电路元件位于第二电路部分的单独的阱中。其优点是，位于这种单独的阱中的电路元件，例如p阱中的nMOS晶体管、n阱中的pMOS晶体管、或其它类型的多阱技术实现的电路元件，能够在电学上与电子器件的其它部件分离，这意味着可以采取措施来进一步减小这些其它部件的功率泄漏，例如背偏技术，而不干扰储存在电路元件中的数据。
在此处所附且构成其一部分的权利要求中，具体指出了作为本发明特征的这些和各种其它的优点和新颖特点。但为了更好地理解本发明、其优点、以及利用它达到的目的，应该参照构成其一部分的附图以及说明本发明优选实施方案的所附描述。
图1示出了根据图6的状态保持电路的示例性示意电路图，图6示意示出了标准单元的一种建议布局；
图2示出了根据本发明另一实施方案的状态保持电路的示例性示意电路图；
图3示出了根据本发明又一实施方案的状态保持电路的示例性示意电路图；
图4示出了其功能性基本相似于图2的状态保持电路的示例性示意电路图；
图5示出了其功能性基本相似于图3的状态保持电路的示例性示意电路图；
图6是示意图，示出了标准单元的一种建议布局；
图7是示意图，示出了将电源开关环绕包覆在晶体管内核周围的概念；而
图8示出了根据本发明的一种示例性电子器件。
图1的状态保持电路图包含具有p沟道和n沟道的FET。当栅极与源极端之间的电压小于0时，具有p沟道的FET被导通，而当栅极端与源极端之间的电压大于0时被关断。当栅极端与源极端之间的电压大于0时，具有n沟道的FET被导通，而当栅极与源极端之间的电压小于0时被关断。
此状态保持电路图示出了控制单元1，它包含连接到晶体管36的栅极接触4和晶体管38的栅极接触12的输入端2。晶体管36是具有p沟道的FET，而晶体管38是具有n沟道的FET。晶体管36的源极端6和基底端7被连接到待机电源VDD_STANDBY。晶体管36的漏极端8被连接到晶体管38的漏极端10。晶体管38的源极端14被连接到地。晶体管38是具有高阈值电压的晶体管。用两个字母Vt示出了这一点。
作为具有高阈值电压的晶体管的所有其它晶体管用相同的字母标注。晶体管36和38构成了反相器级。在漏极端8和10处输出被反相的端2的控制信号CKPNI。晶体管36在待机模式中保持被反相的控制信号CKPNI。漏极端8和10被连接到p沟道晶体管40的栅极接触22和n沟道晶体管42的栅极接触30。晶体管40的源极端24被连接到常规电源VDD，而基底端25被连接到VDD_STANDBY。晶体管40的漏极端26被连接到晶体管42的漏极端28。晶体管42的源极端32被连接到地。要强调的是，控制信号和反相的控制信号典型地是同步亦即钟控电路中的时钟信号，但其它控制信号，例如用于异步电路中的握手信号同样是可以接受的。
两个晶体管40和42构成了另一个反相器级。此反相器级将反相的控制信号CKPNI反相成非反相的控制信号CKPI。此非反相的控制信号CKPI被提供在端34处。端34被连接到漏极端26和28。
图1还示出了状态保持电路的数据输入单元3。数据输入单元3包含连接到p沟道晶体管70的栅极接触52和n沟道晶体管75的栅极接触66的输入端50。晶体管70的源极端54被连接到常规电源VDD。晶体管70的基底端55被连接到VDD_STANDBY。晶体管70的漏极端56在节点56处被连接到p沟道晶体管72的源极端。晶体管72的栅极端58被连接到反相的控制信号CKPNI。晶体管72的基底端71被连接到VDD_STANDBY。晶体管72的漏极接触在节点60处被连接到n沟道晶体管74的漏极接触。晶体管74的栅极端62被连接到非反相的控制信号CKPI。晶体管74的源极端在节点64处被连接到n沟道晶体管75的漏极端。晶体管75的源极端在节点68处被连接到地。输入信号在节点60处被提供到数据存储单元。
数据存储单元5包含在其栅极128处连接到节点60的p沟道晶体管142。晶体管142的源极端130被连接到VDD_STANDBY。晶体管142的漏极端132被连接到n沟道晶体管144的漏极端122。晶体管144的栅极端124也被连接到节点60。源极端126被连接到地。晶体管142和144构成反相器级。如上所述，晶体管142和144由字母Vt标注，因而是具有高阈值电压的晶体管。晶体管142在待机模式的情况下保持输入信号。漏极接触132和122代表由两个晶体管142和144所构成的反相器级的输出。
在漏极端132和122处提供的信号S代表端50的数据输入信号。信号S被连接到p沟道晶体管78的栅极端82。晶体管78是具有高阈值电压的晶体管。晶体管78的基底端83被连接到VDD_STANDBY。p沟道晶体管85的栅极端88被连接到非反相的控制信号CKPI。晶体管85的基底端87被连接到VDD_STANDBY。晶体管78的源极端80被连接到待机电源VDD_STANDBY。晶体管78的漏极接触84被连接到晶体管85的源极端86。晶体管138的栅极端106被连接到反相的控制信号CKPNI。晶体管138的漏极端104被连接到晶体管85的端90。晶体管138的源极端108被连接到n沟道晶体管140的漏极端110。晶体管140的源极端114被连接到地。晶体管140的栅极端112被连接到信号S。晶体管140是具有高阈值电压的晶体管。
反相的信号SN提供在漏极端90处。此反相的信号SN被提供给数据输出单元7。数据输出单元7在p沟道晶体管162的栅极端150处和n沟道晶体管164的栅极端160处接收该反相的信号SN。晶体管162的源极端152被连接到常规电源VDD。晶体管162的基底端153被连接到VDD_STANDBY。晶体管162的漏极端154被连接到晶体管164的漏极端156和数据输出端166。晶体管164的源极端158被连接到地。晶体管162和164构成反相器级。
本电路包含其状态在待机过程中需要保持的锁存器—称为状态保持锁存器—以及其状态不需要保持的组合逻辑、锁存器等。使用了二种电源：一种是常规电源(VDD)，另一种是待机电源(VDD_STANDBY)。VDD被提供给其状态不保持的电路，而状态保持锁存器被提供以VDD和VDD_STANDBY二者。在激活操作中，两种电源都接通。
为了进入待机，VDD被减小到地电平，且VDD_STANDBY被减小到较低的电压，其刚刚足以保持状态保持锁存器中的状态。于是，除了状态保持锁存器之外，没有待机泄漏。待机电源VDD_STANDBY提供了维持状态保持锁存器中的状态所必须的电流。由于在激活和待机模式中从VDD_STANDBY汲取非常小的电流，故缓解了VDD_STANDBY的布线要求。
图1电路的工作可以如下。首先考虑激活模式，其中VDD和VDD_STANDBY都导通。若CLOCK为高，则DATAIN确定节点S和SN的状态。当CLOCK变低时，状态保持锁存器中的反馈回路完成，且节点S和SN的先前状态被保持。现在移动到待机状态，正常电源VDD降低到地电平，然后，VDD_STANDBY被减小到较低的电平(刚刚足以保持该状态)。由于VDD被降低，故控制信号例如CLOCK保持在地电平，且开关36-85保持节点S、SN、CKPNI以及CKPI的状态。
其余节点的电压达到地电平，且它们变成浮置。于是在待机过程中，仅仅由于开关获得VDD_STANDBY而有小的泄漏。借助于如图1所示使这些开关具有高的Vt，这一小泄漏被进一步减小。现在回到激活模式，VDD_STANDBY被提高到其激活电平，然后VDD从地电平被提高回到其激活电平。控制信号例如CLOCK的状态在待机过程中由外部电路保持，CLOCK因而保持低。电路的拓扑结构使得节点CKPNI、CKPI、S、以及SN的状态被保持。此电路现在能够开始其激活工作。
锁存器中所有的P开关都被置于N阱中，其连接到电源VDD_STANDBY。这避免了PMOS晶体管的源/漏结在待机模式中被正向偏置。
本发明允许切断对数字电路的常规电源而不丢失电路的状态，从而在CMOS12技术中将泄漏减小非常大的倍数，例如大约100倍。状态保持锁存器采用高Vt的开关，其泄漏因而非常小。在采用这种方案的数字电路中，可以用低Vt开关来优化逻辑门的速度，而没有高待机泄漏的代价，这是由于逻辑的电源在待机过程中能够被关断。于是，此方案提供了高性能和低泄漏。
如上所述，随着VDD被减小，使得控制信号例如CLOCK保持在地电平。但可以理解的是，特别是当图1的电路用于较大设计内部时，在待机模式中，控制单元1的外部输入将是浮置的。若让其浮置，则外部控制(或CLOCK)信号由于串扰或泄漏效应而可以充电到较高的电压，导致电路控制单元1中大的功率耗散。
克服此问题的一种方法可以是提供外部装置来将控制信号(或CLOCK)保持在低电平。或者，更优选的是可以在控制电路1内提供装置，以便严格保持＞控制＝信号在待机过程中处于低电平。
参照图2，这种装置可以包含其栅极端201连接到附加信号SBS的n沟道晶体管200。信号SBS是待机模式中为＞高＝、而工作激活模式中为＞低＝的待机信号。于是，在待机模式中，晶体管200被切换为＞导通＝，结果就保持＞控制＝信号处于低电平。在激活模式中，由于待机信号SBS为低，故晶体管200被关断，从而对电路工作没有影响。于是，在图2所示的实施方案中，＞控制＝信号就不必被外部地保持在＞低＝电平，从而避免了上述功率损耗。
参照图3，本发明另一示例性实施方案在许多方面相似于图2的实施方案。但在此情况下，包括了四个附加的p沟道晶体管300、400、500、和600。这些附加晶体管中的两个即300和400提供在控制单元1中，而另两个附加晶体管即500和600提供在数据存储单元5中。晶体管400和600的栅极端401和601分别被连接到待机信号SBS(在待机模式中为＞高＝，而在激活模式中为＞低＝)，故p沟道晶体管400和600在激活模式中为＞导通＝，而在待机模式中为＞关断＝。晶体管300和500的源极端301和501分别被连接到常规电源＞VDD＝。
于是，在激活模式中，通过晶体管300-400和500-600的路径能够提供电流来分别充电节点CKPNI和S。这具有在激活模式中减小来自待机电源＞VDD_STANDBY＝的电流要求的效果。实际上，利用晶体管300-600，电路的所有激活功率都由常规电源＞VDD＝提供，且待机电源＞VDD_STANDBY＝在待机模式中需要仅仅提供泄漏功率。于是，在存在晶体管300-500的情况下，＞VDD_STANDBY＝能够像正常信号那样被布线，这减小了整个设计的布线面积。在待机模式中，晶体管400和600被关断，从而对电路工作没有影响。
可以理解的是，虽然图2和3的电路的附加特点分别能够提供优于图1电路的显著优点，但还设想了其中这些附加的特点可能不必要的各种情况。例如，在待机电源＞VDD_STANDBY＝能够提供必须的激活电流的设计中，可能就没有必要有附加的晶体管300-600(图3)。同样，若为了外部地保持＞控制＝信号在待机过程中保持在＞低＝电平而在图2或3的安排中提供装置，则能够避免包含晶体管200(图2)。
图4和5以低功率双电源触发器(DSF)电路的形式示出了本发明两个其它的示例性实施方案，其中对90nm CMOS技术进行的模拟结果显示出(优于常规装置)高达10倍的待机泄漏的减小，其对电路在激活模式中的功率和性能的影响可忽略。
在图4和5中，D表示数据引脚(图1-3中的＞DATAIN＝)，CP是时钟引脚(图1中的＞CLOCK＝以及图2和3中的＞CONTROL＝)，Q是输出引脚(图1-3中的＞DATAOUT＝)，而SBS是如上所述的待机信号引脚。
本领域技术人员可以理解的是，图4示出了具有稍许不同构造的一个实施方案，但实际上等同于图2所示的实施方案。在两种情况下，所有PMOS晶体管都位于连接到VDD_STANDBY的同一个n阱中，由于这可以一直保持触发器中的最高电位(即使当VDD在待机情况下被减小到非常低的电压时)。在待机过程中无需供电的触发器中的这些晶体管被连接到VDD，而为了保持状态而绝对需要供电的这些晶体管被连接到VDD_STANDBY(在图4中被圈出)。如所示，从属锁存器中的背靠背连接的反相器构造必须由VDD_STANDBY供电，由于这是状态被保持的地方。CP引脚之后的第一反相器必须由VDD_STANDBY供电，由于cpi(CKPI)和cpn(CKPNI)信号分别被保持为低和高，以便背靠背连接的从属锁存反相器保持状态。其余的触发器由VDD供电。
SBS引脚在激活模式中必须保持低，以便确保到达CP处的时钟信号不被中断。但在待机模式中，其必须保持高，以便CP被有效地拉至低值，从而提高触发稳定性，并确保cpn上的低值和cpi上的高值。(注意，不要求输出Q在待机时具有任何有意义的值，因为没有栅极留意此数值)。
图5相似于图4，但具有4个附加的晶体管300、400、500、600(圈起来的)。虽然此构造稍许不同，但实际上等同于图3的构造，因此，当SBS＝0时，4个附加的晶体管300、400、500、600被连接并配置成极大地减小激活模式中从VDD_STANDBY汲取的电流。
(下面)表1示出了图4和5的双电源触发器电路的真值表。D CP SBS Vdd Vdd-stby Q模式0 r 0 1 1 0激活1 r 0 1 1 1激活x f 0 1 1 Q(旧的)激活x 0 0 1 1 Q(旧的)激活x 1 0 1 1 Q(旧的)激活z z 1 0 1 z待机表1：DSFF真值表
该表的前2行示出了当CP上存在上升边沿的情况。接下来的3行示出了在输出Q被保持在旧的数值而不管D如何时，CP分别＝下降边沿、0、1的情况。注意，SBS和Vdd仅仅在作为待机模式的最后一行中改变。在此模式中，D、CP、以及Q由于其驱动器未被供电而进入高阻抗状态。但此状态被安全地保留在DSF内。SBS被保持为高，表明待机模式，且VDD被下拉到接近0的值。Vdd-stby一直被保持高。可以理解的是，在待机过程中，它能够被降低到其激活模式(满)数值以下，但此处不再进一步详细讨论此问题。
由于DSF＝s需要单独的n阱接触，故无法进行将n阱连接到VDD的常规布局方式。在三阱工艺的情况下，库单元可能具有单独的n阱和p阱接触。建议的示例性布局方案是为标准单元提出的，并被示于图6中。注意，存在着4个邻接的引脚，亦即VDD、GND、VNW(n阱电压)、以及VPW(p阱电压)。如图7所示，在大多数情况下，电源开关(PSS)能够容易地在内核周围被包覆。放大的插图示出了PSS的细节，VDD在外面而VDD内核在内部。若要求的PSS宽度小于内核的周长，则其可以被分段。若要求的宽度较大，则其可以围绕内核而折叠。
本发明可应用于所有要求低待机泄漏和待机状态保持的器件。图2给出了这种电子器件的一个例子。电子器件200具有第一电路部分240和第二电路部分260，后者被安排用来至少在电子器件200的待机模式中保持第一电路部分240的状态。为此，如图1及其详细描述所示的至少一个状态保持电路被包括在第二电路部分260中。显然，第二电路部分260也可以包括具有其它任务的其它电路元件。电子器件200还包括常规电源220和待机电源222。常规电源220被安排用来在电子器件200的激活模式中，经由导体230向第一电路部分240和第二电路部分260提供电源，而待机电源222被安排用来在电子器件100的待机模式中，经由导体232向第二电路部分260、或至少其状态保持电路的数据存储单元5的电路元件提供待机电源。在电子器件200的正常激活模式中，常规电源220和待机电源222提供的功率强度基本上类似。实际上，在激活模式中，待机电源222可以是常规电源220的一个完整的部分。但在电子器件200的待机模式中，常规电源220被切断，或第一和第二电路部分240和260从常规电源220断开连接，仅仅第二电路部分160的状态保持部分被连接到待机电源222，与电子器件200的电源相比，其优选地提供减小的功率，以便使第二电路部分260的状态保持部分的功耗最小化。
由于待机模式中的功耗显著减小，其延长了例如移动电话或膝上计算机的电子器件工作周期的寿命，亦即其间不要求电池重新充电的时间周期，故对于电池供电的电子器件来说这是特别有利的。由于工作周期寿命是这种器件的最重要品质之一，故这将大幅度改善电子器件的销售性。
在前面的描述中，已经提出了被文件所覆盖的本发明的各种新的特性和优点。但可以理解的是，本公开在许多方面仅仅是说明性的。可以在细节方面，特别是在零件的形状、尺寸、以及安排方面，作出各种改变而不超越本发明的范围。本发明的范围当然由所附权利要求来定义。