测试埋入式动态随机存取存储器电路的电路及方法 【技术领域】
本发明是关于一半导体装置设计，更特别地是关于一种电路与方法用于通过具有直接存取模式(DA模式)逻辑的测试控制器而测试一包埋式动态随机存取存储器(eDRAM)电路。
相关技术的说明
背景技术
为了达到快速产品与高产值，任何的标准DRAM与包埋式DRAM电路需要密集的测试。各DRAM包含冗余字线与位线使得有缺陷的存储小区可修复。大多一般使用的DRAM测试是用以寻找所有可能的储存小区错误，而后在所谓的错误位图(fail bit map)中收集这些错误。藉此错误位图，一外部测试器计算芯片上冗余的最佳使用。
相较于独立计算机商品DRAM，包埋在ASIC(应用特定集成电路)中的DRAM需要不同的测试策略。包埋的DRAM(eDRAM)通常包含一测试控制器与/或一BIST(内建自身测试)电路，以简化测试。商品DRAM通常并不包含任何额外的测试电路，且其通过一存储器测试器而受到测试，然而是通过一逻辑测试器，而以其它ASIC电路部分而一起测试eDRAM。
图6是说明一测试系统的典型实施例，其是用于测试一ASIC(应用特定集成电路)601，其包含一包埋式的DRAM603(eDRAM)。可通过包含具有BIST功能的一芯片上测试控制器602，而测试所述eDRAM。所述BIST逻辑电路包含测试程序与冗余运算法，以决定所述eDRAM603的测试是否通过或是失败，亦即是否所述eDRAM是好或坏。一外部逻辑测试器600可借助在所述芯片上，(借助扫瞄数据线)连续扫瞄入或扫瞄出信息而操作此测试控制器602。所以，所述测试控制器602通过线610，而发布一通过/失败信号。
然而，具有BIST功能的所述测试控制器具有一个主要的缺点。不可能收集一错误位图与建立复杂冗余计算方法以增加所述ASIC的可修复性。可接受具有小量eDRAM的小体积产品(例如ASIC)，具有降低地可测试性与/或较低的产量。但是，对于具有许多eDRAM的大体积产品，成本有效产品的主要来自于高产值eDRAM的贡献。
因此，期待具有一种电路与方法，用于测试一ASIC上的包埋式DRAM，其使用一已知的存储器测试器且具有收集一错误位图而有可修复性的能力。
【发明内容】
本发明的目的是提供一测试电路，用于在一ASIC上借助一外部存储器测试器而直接存取一包埋式DRAM(eDRAM)。
本发明的另一目的是提供一电路与方法用于测试一eDRAM，其中可产生一错误位图。
本发明提供一电路与方法，用于借助具有直接存取(DA)模式逻辑的一测试控制器，而测试一eDRAM。本发明的电路与方法可用已知的存储器测试器测试eDRAM。
因此，本发明的一方面是提供一半导体装置，其包含一包埋的动态随机存取存储器(eDRAM)用于储存数据，所述eDRAM包含多个存储小区；以及一测试控制器用于测试多个存储小区，以决定所述小区是否有缺陷，所述测试控制器包含内建自身测试(BIST)逻辑电路，用于进行测试且用于接合一逻辑测试器；以及直接存取模式逻辑电路用于以一外部存储器测试器而接合所述eDRAM。
本发明的另一方面中，所述测试控制器更包含一多路复用器，用于自所述BIST逻辑电路与所述直接存取模式逻辑电路，多路传输数据、指令与地址至所述eDRAM。
在本发明的另一方面中，所述直接存取模式逻辑电路更包含一数据多路复用器，用于自所述外部存储器测试器接收一测试数据图案，用于扩展所述测试数据至所述eDRAM总线宽度，以及将所扩展的数据传送至所述eDRAM；一地址多路复用器用于接收位置进行测试；以及一指令译码器用于传送指令至所述eDRAM且用于控制所述数据多路复用器与地址多路复用器。所述直接存取模式逻辑电路更包含一寄存器库，用于储存库地址、一冗余行地址位以及一最高行地址位，其中自所述指令译码器，以一寄存器负载指令存取所述地址。
在本发明的另一方面中，所述数据多路复用器是用以输出测试结果至所述外部测试器。
在本发明的另一方面中，所述半导体装置更包含多个eDRAM与多个测试控制器，其中各eDRAM是可操作性地耦合至所述测试控制器之一。各测试控制器包含一寄存器，用于储存一eDRAM的ID。
在本发明的另一方面中，提供一种用于测试半导体装置的系统，其包含一外部存储器测试器用于产生测试图案；以及一应用特定集成电路(ASIC)，其包含至少一包埋式的动态随机存取存储器(eDRAM)用于储存数据，所述eDRAM包含多个存储小区；一测试控制器用于测试所述多个存储小区以决定所述小区是否有缺陷，所述测试控制器包含内建自身测试(BIST)逻辑电路，用于进行测试且用于接合一逻辑测试器，以及直接存取模式逻辑电路用于接合具有所述外部存储器测试器的所述eDRAM。所述直接存取模式逻辑电路更包含一数据多路复用器，用于自所述外部存储器测试器接收一测试数据图案，用于将所述测试数据扩展成所述eDRAM的总线宽度，以及将所扩展的数据传送至所述eDRAM；一地址多路复用器用于接收位置以进行测试；以及一指令译码器用于传送指令至所述eDRAM且用于控制所述数据多路复用器与位置多路复用器。
在本发明的另一方面中，所述数据多路复用器是用以输出测试结果至所述外部测试器，以及所述外部测试器是用于产生所述至少一eDRAM的一错误位图，且用于决定冗余运算法以修复所述至少一eDRAM的任何有缺陷小区。
在本发明的另一方面中，所述外部测试器是用于发布一广播指令(broadcast command)，且所述广播指令包含所述多个被测试eDRAM中eDRAM的ID。
在本发明的另一方面中，提供一种用于测试一半导体装置的方法。所述方法包含的步骤为提供一半导体装置，其包含一包埋式动态随机存取存储器(eDRAM)用于储存数据，所述eDRAM包含多个存储小区，以及一测试控制器用于测试多个存储小区，以决定所述小区是否有缺陷，所述测试控制器包含内建自身测试(BIST)逻辑电路，用于进行测试且用于接合至一逻辑测试器；以及直接存取模式逻辑电路，其用于接合具有一外部存储器测试器的所述eDRAM；决定所述半导体装置是否在测试模式中；若是所述半导体装置在所述测试模式中，决定是否使用所述BIST逻辑电路或是直接存取模式逻辑电路；以及在所述半导体装置上进行一缺陷测试。
在所述方法的另一方面中，若是使用所述BIST逻辑电路，则所述方法包含的步骤为自所述多路复用器多路传输数据至所述半导体装置的总线宽度；自所述外部测试器，多路传输地址，所述地址是指被测试的所述存储小区；以及将所述存储小区的测试结果输出至所述外部存储器测试器。
在所述方法的另一方面中，所述方法更包含的步骤为自所述测试结果，产生一错误位图，计算冗余运算法，以及使用所述错误位图与冗余运算法，修复有缺陷的存储小区。
【附图说明】
本发明的上述与其它目的、特征与优点，详述如下，并请参阅所
附的附图。
图1是根据本发明说明一测试系统的方块图，所述测试系统包含一存储器装置，其具有具有直接存取模式逻辑的一测试控制器。
图2是一方块图，其是根据本发明，说明具有直接存取模式逻辑的测试控制器。
图3是一方块图，其是根据本发明，说明一直接存取模式逻辑电路。
图4是一流程图，其是根据本发明，说明测试一存储器装置的方法。
图5是一方块图，其是根据本发明，说明一测试系统，其包含一应用特定集成电路(ASIC)，其具有多个存储器装置，其具有对应的测试控制器。
图6是一方块图，其是说明一已知的测试系统，其包含一存储器装置，其包含具有内建自身测试(BIST)逻辑的一测试控制器。
【具体实施方式】
请参阅所附附图与本发明较佳实施例的详细说明。在以下说明中，已知的功能或结构不再详述，以避免模糊本案的内容。
本发明是提供一种电路与方法，用于通过具有直接存取模式(DA模式)逻辑的测试控制器，而测试一包埋式DRAM(eDRAM)电路。图1是一方块图，根据本发明，其是说明一测试系统，其包含一存储器装置，例如一eDRAM，其包含具有直接存取模式逻辑的测试控制器。请参阅图1，一存储器或逻辑测试器101是耦合至一ASIC(应用特定集成电路)101，其包含一测试控制器102与至少一包埋式DRAM(eDRAM)103。所述eDRAM103包含多个字线配置于所数字元线与位线的交叉处。所述测试控制器102更包含直接存取(DA)模式逻辑至一存在的BIST电路，其中此两电路彼此独立。具有DA模式逻辑的所述测试控制器102目前可与已知的逻辑或是存储器测试器100。连接所述DA模式逻辑与一存储器测试器100可使所述eDRAM错误位图的连接。取决于目前产品的实施，可选择最适合的测试方法亦即BIST或是DA模式。例如，在产品的上升相位中且为了详细的错误分析，使用所述DA模式，然而在体积生产相位中，所述BIST方法更为有用。在产品上升相中且为了大体积产品，可捕捉所述错误位图，以及所述存储器测试器所计算的复杂冗余运算法可形成更佳的产值。
图2是更详细说明具有DA模式逻辑的所述测试控制器102。所述测试控制器102包含BIST逻辑200，直接存取模式逻辑201以及一多路复用器202。所述BIST逻辑200与所述DA模式逻辑201为两个不同的实体。所述DA模式逻辑201可通过数据总线210、指令总线212与地址总线214而接合一存储器测试器，而所述BIST逻辑200具有一逻辑测试器接口，其包含一扫入数据线220、扫出数据线222与通过/失败信号线224。由所述BIST逻辑200所产生的所述数据、指令与地址(数据226、指令228与地址230)以及由所述DA模式逻辑201所产生的所述数据、指令与地址(数据232、指令234与地址236)，是多路传输至一共同接口，亦即所述多路复用器202，以及通过数据总线240、指令总线242与地址总线244而输出至所述eDRAM。使用者可通过专用的模式信号而在两测试模式之间，进行外部选择。两个外部接脚B_MOD<1>与B_MOS<0>用以区别不同的模式，如表一所述：
表一 B_MOS<1> B_MOD<0> 模式 0 0 ASIC模式 0 1 DA模式 1 0BIST后接合模式 1 1BIST预接合模式
对于包埋式DRAM(eDRAMs)，所述接脚限制是一主要的驱动器，用于指定某一测试器eDRAM接口。今日的技术提供非常大且广的eDRAM(例如上至32Mb与256位数据宽度)。为了收集一位错误图，必须将所有数据带至所述芯片或是集成电路的外部。本发明以非常紧密的协议(compact protocol)，使用23接脚以与一外部存储器测试器接合，例如10接脚用于数据，4接脚用于指令以及9接脚用于地址，以克服此问题。
图3是详细说明所述DA模式逻辑201的结构。所述DA模式逻辑201包含一数据多路复用器300，用于多路传输由所述外部测试器所接收的数据，一指令译码器301用于译码由所述外部测试器所接收的指令，一地址多路复用器302用于多路传输由所述外部测试器所接收的地址以及一寄存器库303。借助置换这些位317，所述数据多路复用器300将接收于数据总线210的两data_in位310扩展至整个总线宽度(此处64I/O eDRAM)。需注意来自于所述两数据位的信息足够所述最常使用的数据图案，以描述所述eDRAM的特征并移除错误。将由所述eDRAM所读取的Data_out 316储存于一寄存器中，其包含于所述数据多路复用器300中且于8位于封包中被传送至所述外部存储器测试器(这表示对于64I/O eDRAM，需要8循环读出所有的数据)。
通过指令总线212所述指令译码器接收指令(4位)，且可传送所有需要的SDRAM指令318至所述eDRAM，以及用以通过多路复用器指令线320而控制所述数据输出多路复用器300，通过寄存器指令线324而控制所述寄存器库303，以及通过广播指令线322而处理一广播功能。
所述地址多路复用器302是用以减少所需的地址接脚。在较小的可定位单元中，可分割且测试所述eDRAM地址空间。所述测试控制器可定位eDRAM上至32M位；具有目前架构(128I/O)，需要10列地址，3库地址以及5列地址。此外，为了测试冗余列，必须多定位一列地址(亦即32MB＝2^(列地址)*2^(库地址)*2^(列地址)*I/O)。为了减少所需地址接脚的数目，将所述地址总线314固定为9位。而后，所述地址多路复用器302用以将所述地址总线314切换至所述列地址总线328、所述列地址总线330或是所述寄存器总线332，因而仅用9个接脚，即可存取所述eDRAM的所有地址。
在操作中，一寄存器负载指令是负载库地址(3位)336、一冗余行位以及最高的列地址位334至所述寄存器303。而后，通过寄存器指令总线324，自所述指令译码器301的指令之后，将所述列地址334与库地址336送至所述eDRAM。通过列地址总线328与列地址总线330，自地址多路复用器302直接驱动所有其它的列与列地址。
所以，如上所述以及如图3所示，所述测试控制器的实施例可仅用23个接脚即存取至一外部存储器测试器：通过数据总线210(data_in(2位)与data_out(8位)10个接脚用于数据；通过指令总线212，4个接脚用于指令；以及通过地址总线214，9个接脚用于地址。
请参阅图4，其是根据本发明说明测试存储器装置的方法。在步骤402中，提供一ASIC，如上所述其具有一测试控制器与至少一eDRAM。检查两个外部接脚，称为B_MOD<1>与B_MOD<0>，以决定所述ASIC是否在测试模式(步骤404)中。在步骤406中，若是所述ASIC不在测试模式中，则所述方法返回步骤404等待起始一测试模式。若是在步骤406中，决定所述ASIC是在一测试模式中，则步骤408将决定所述ASIC是否在一BIST模式或是一直接存取(DA)测试模式，如上述的表一所决定。
若是在步骤408中，决定所述ASIC是在一DA模式测试中，则一外部存储器测试器将传送测试数据至所述ASIC，其中其是被多路传输至所述eDRAM的所述总线宽度(步骤410)。而后，所述外部存储器测试器将传送待测试的所述地址至所述ASIC，其中所述地址将由地址多路复用器302多路传输(步骤412)。而后，将多路传输的数据传送至由所述指令译码器302所控制的特定地址(步骤414)。在所述eDRAM进行测试之后，将由所述eDRAM所接收的数据多路传输至所述外部测试器(步骤416)，其中产生一错误位图以及计算冗余运算法(步骤418)。一旦已产生所述错误位图且决定所述冗余运算法时，可修复所述eDRAM的错误存储器小区。
再者，若是在步骤408中决定所述ASIC是在一BIST测试模式中所述存储器的测试将进行到步骤422。在BIST测试模式中，有两种可能，所述外部测试器转换(通过扫入)一测试程序至一BIST引擎，或是使用一内建测试程序(部分的BIST引擎)。在两种范例中，而后所述外部测试器起始所述BIST以执行所述测试程序(步骤422)，以及等待直到通过测试(EOT)信号的端部且已完成所述BIST(步骤424)。在此相位中，无数具被转换返回至所述测试器。在测试完成之后，一通过/失败信号指出所述测试是否失败。而后，所述逻辑测试器接收所述通过/失败信号(步骤426)且决定所述ASIC是好或坏(步骤428)。
图5是说明本发明的多重测试控制器架构。此处，一ASIC 500包含多个eDRAM501与对应的测试控制器502。所述DA模式逻辑包含广播功能以定位此架构。各测试控制器502具有一芯片-ID寄存器503。较佳为所述芯片-ID寄存器是一11-位寄存器，其储存一位用于架构中的各eDRAM，对于最多11个eDRAM之外，各位位置是独特的。(例如位[0]＝1代表第一eDRAM可被激活)。由于一外部测试器502所采用的广播指令是使用所述9位宽地址总线514与数据总线510的所述2位宽data_in总线以存写至所述芯片-ID寄存器503，所以选择11位寄存器。所以，目前的架构可以定位至11个eDRAM，其符合大多ASIC的需求。这使得半导体装置的设计者通过相同的接口，建立复杂的ASIC至11个可测试的eDRAM。
所有的测试控制器502连接至相同的数据510、指令512以及地址514总线。所述外部测试器502可传送所述广播指令，其是被转换至所有的测试控制器寄存器503。所述广播指令包含一ID，其是与各芯片-ID寄存器503比较。若是所述ID符合，则所述控制器接受指令，否则，所述测试控制器将忽视任何的后续指令。此使得所述存储器测试器502以一指令(测试时间减少)平行存写至多个测试控制器，且对于一读取循环，自各测试控制器各别收集所述数据。
本发明可用相同的方式，测试一包埋式DRAM，成为具有存储器测试器的商品DRAM。即使是具有非常大I/O宽度的eDRAM可测试，且可通过非常少的额外接脚而收集错误位图。借助结合新的DA模式逻辑与存在的BIST方法，可支持非常弹性的测试策略且取决于产品而选择最佳的测试器平台。借助提供本发明的多重测试控制器，可借助相同的测试概念，而达到非常大范围的应用/产品。再者，对于不同的产品，可保持相同的测试计划，以及可由商品DRAM而直接使用产值改善策略，例如相同的测试器平台。
虽然本发明已如较佳实施例中所示与描述，但是熟知此技术之人士可知仍可由其它不同的变化而不脱本发明权利要求中所主张的精神与范围。