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1、(10)申请公布号 CN 103577239 A (43)申请公布日 2014.02.12 CN 103577239 A (21)申请号 201310578322.X (22)申请日 2013.11.18 G06F 9/445(2006.01) (71)申请人 杭州华为数字技术有限公司 地址 310053 浙江省杭州市滨江区滨兴路 301 号 3 幢 A 楼 301 室 (72)发明人 宛江明 吴聿旻 黄平 (74)专利代理机构 北京同立钧成知识产权代理 有限公司 11205 代理人 刘芳 (54) 发明名称 单节点多 CPU 的加载方法、 NC 芯片及 CPU (57) 摘要 本发明实施例提。
2、供一种单节点多 CPU 的加载 方法、 NC 芯片及 CPU。该方法通过 NC 芯片接收第 一 CPU 发送的 BIOS 信息 ； 所述 BIOS 信息中包含 BIOS程序以及链路建立指示 ； 所述NC芯片获取与 第二 CPU 之间的拓扑关系， 并根据所述链路建立 指示和所述拓扑关系， 建立所述 NC 芯片与所述第 二 CPU 之间的高速互联总线链路 ； 所述 NC 芯片通 过所述高速互联总线链路将所述 BIOS 程序发送 给所述第二CPU， 以使所述第二CPU加载所述BIOS 程序完成所述第二 CPU 的初始化。从而提高了单 节点的启动时间。 (51)Int.Cl. 权利要求书 2 页 说明。
3、书 7 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图3页 (10)申请公布号 CN 103577239 A CN 103577239 A 1/2 页 2 1. 一种单节点多中央处理器 CPU 的加载方法， 其特征在于， 包括 ： 节点控制器 NC 芯片接收第一 CPU 发送的基本输入输出系统 BIOS 信息 ； 所述 BIOS 信息 中包含 BIOS 程序以及链路建立指示 ； 所述NC芯片获取与第二CPU之间的拓扑关系， 并根据所述链路建立指示和所述拓扑关 系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ；。
4、 所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU， 以使所 述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。 2. 根据权利要求 1 所述的方法， 其特征在于， 所述 NC 芯片获取与第二 CPU 之间的拓扑 关系之前， 还包括 ： 所述NC芯片接收所述第一CPU发送的链路建立请求， 并根据所述链路建立请求建立与 所述第一 CPU 之间的高速互联总线链路 ； 所述 NC 芯片向所述第一 CPU 发送链路建立响应 ； 相应的， 所述 NC 芯片接收第一 CPU 发送的 BIOS 信息， 包括 ： 所述 NC 芯片接收所述第一 CPU 通过所述高。
5、速互联总线链路发送的所述 BIOS 信息。 3. 根据权利要求 1 或 2 所述的方法， 其特征在于， 所述第二 CPU 的数量为至少一个。 4. 一种单节点多中央处理器 CPU 的加载方法， 其特征在于， 包括 ： 第一 CPU 向节点控制器 NC 芯片发送链路建立请求， 以使所述 NC 芯片根据所述链路建 立请求建立与所述第一 CPU 之间的高速互联总线链路 ； 所述第一 CPU 接收所述 NC 芯片发送的链路建立响应 ； 所述第一 CPU 通过所述高速互联总线链路向所述 NC 芯片发送基本输入输出系统 BIOS 信息， 所述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 以使。
6、所述 NC 芯片在建立所述 NC 芯片与第二CPU之间的高速互联总线链路后， 将所述BIOS程序通过所述高速互联总线链路 发送给所述第二 CPU。 5. 根据权利要求 4 所述的方法， 其特征在于， 所述第一 CPU 向所述 NC 发送链路建立请 求之前， 还包括 ： 所述第一 CPU 加载所述 BIOS 程序， 完成所述第一 CPU 的初始化。 6. 一种节点控制器 NC 芯片， 其特征在于， 包括 ： 接收模块， 用于接收第一 CPU 发送的 BIOS 信息 ； 所述 BIOS 信息中包含 BIOS 程序以及 链路建立指示 ； 处理模块， 用于获取与第二 CPU 之间的拓扑关系， 并根据所。
7、述链路建立指示和所述拓 扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ； 发送模块， 用于通过所述高速互联总线链路将所述 BIOS 程序发送给所述第二 CPU， 以 使所述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。 7. 根据权利要求 6 所述的 NC 芯片， 其特征在于， 所述接收模块还用于接收所述第一 CPU 发送的链路建立请求， 所述处理模块还用于根据所述链路建立请求建立与所述第一 CPU 之间的高速互联总 线链路 ； 所述发送模块还用于向所述第一 CPU 发送链路建立响应 ； 所述接收模块具体用于接收所述第一 CPU 通过所述高速。
8、互联总线链路发送的所述 权 利 要 求 书 CN 103577239 A 2 2/2 页 3 BIOS 信息。 8.根据权利要求6或7所述的NC芯片， 其特征在于， 所述第二CPU的数量为至少一个。 9. 一种中央处理器 CPU， 其特征在于， 包括 ： 发送模块， 用于向节点控制器NC芯片发送链路建立请求， 以使所述NC芯片根据所述链 路建立请求建立与所述第一 CPU 之间的高速互联总线链路 ； 接收模块， 用于接收所述 NC 芯片发送的链路建立响应 ； 所述发送模块还用于通过所述高速互联总线链路向所述 NC 芯片发送 BIOS 信息， 所述 BIOS 信息中包含 BIOS 程序以及链路建立。
9、指示 ； 以使所述 NC 芯片在建立所述 NC 芯片与第 二CPU之间的高速互联总线链路后， 将所述BIOS程序通过所述高速互联总线链路发送给所 述第二 CPU。 10. 根据权利要求 9 所述的 CPU， 其特征在于， 还包括处理模块， 用于加载所述 BIOS 程 序， 完成所述第一 CPU 的初始化。 权 利 要 求 书 CN 103577239 A 3 1/7 页 4 单节点多 CPU 的加载方法、 NC 芯片及 CPU 技术领域 0001 本发明实施例涉及服务器技术， 尤其涉及一种单节点多中央处理器 （Central Processing Unit， 简称 ： CPU） 的加载方法、 。
10、节点控制器 （Node Controller， 简称 ： NC） 芯片 及 CPU。 背景技术 0002 高 速 缓 存 一 致 性 非 均 匀 存 储 访 问 （Cache Coherence Non-Uniform Memory Access， 简称 ： CC-NUMA） 系统是目前应用于大规模并行计算机设计中一种重要的系统结构。 在 CC-NUMA 结构中， 多个 CPU 通过高速总线与 NC 芯片互联， 多个 CPU 之间也通过高速总线 互联， 构成一个处理节点。 0003 通常， 基本输入输出系统 （Basic Input Output System， 简称 ： BIOS） 程序挂载。
11、在 主 CPU 下， 在单节点上电启动过程中， 主 CPU 先将 BIOS 程序加载到内存， 并执行 BIOS 程序 完成主 CPU 的初始化 ； 在完成主 CPU 的初始化后， 主 CPU 通过高速总线将 BIOS 程序通过命 令发送给相邻 CPU， 使相邻 CPU 加载 BIOS 程序完成初始化， 从而完成所有 CPU 的初始化， 节 点正常启动。 然而， 当节点内的CPU较多时， 主CPU需要依次启动多个CPU， 整个节点的启动 时间较长。 发明内容 0004 本发明实施例提供一种单节点多CPU的加载方法、 NC芯片及CPU， 以提高单节点的 启动时间。 0005 第一方面， 本发明实施。
12、例提供一种单节点多中央处理器 CPU 的加载方法， 包括 ： 0006 节点控制器 NC 芯片接收第一 CPU 发送的基本输入输出系统 BIOS 信息 ； 所述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 0007 所述NC芯片获取与第二CPU之间的拓扑关系， 并根据所述链路建立指示和所述拓 扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ； 0008 所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第二CPU， 以 使所述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。 0009 在第一方面的第一种可能的实现方式中。
13、， 所述NC芯片获取与第二CPU之间的拓扑 关系之前， 还包括 ： 0010 所述NC芯片接收所述第一CPU发送的链路建立请求， 并根据所述链路建立请求建 立与所述第一 CPU 之间的高速互联总线链路 ； 0011 所述 NC 芯片向所述第一 CPU 发送链路建立响应 ； 0012 相应的， 所述 NC 芯片接收第一 CPU 发送的 BIOS 信息， 包括 ： 0013 所述 NC 芯片接收所述第一 CPU 通过所述高速互联总线链路发送的所述 BIOS 信 息。 0014 结合第一方面或第一方面的第一种可能的实现方式， 在第二种可能的实现方式 说 明 书 CN 103577239 A 4 2/。
14、7 页 5 中， 所述第二 CPU 的数量为至少一个。 0015 第二方面， 本发明实施例提供一种单节点多中央处理器 CPU 的加载方法， 包括 ： 0016 第一 CPU 向节点控制器 NC 芯片发送链路建立请求， 以使所述 NC 芯片根据所述链 路建立请求建立与所述第一 CPU 之间的高速互联总线链路 ； 0017 所述第一 CPU 接收所述 NC 芯片发送的链路建立响应 ； 0018 所述第一 CPU 通过所述高速互联总线链路向所述 NC 芯片发送基本输入输出系统 BIOS 信息， 所述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 以使所述 NC 芯片在建立所 述 NC 芯。
15、片与第二 CPU 之间的高速互联总线链路后， 将所述 BIOS 程序通过所述高速互联总 线链路发送给所述第二 CPU。 0019 在第二方面的第一种可能的实现方式中， 所述第一CPU向所述NC发送链路建立请 求之前， 还包括 ： 0020 所述第一 CPU 加载所述 BIOS 程序， 完成所述第一 CPU 的初始化。 0021 第三方面， 本发明实施例提供一种节点控制器 NC 芯片， 包括 ： 0022 接收模块， 用于接收第一 CPU 发送的 BIOS 信息 ； 所述 BIOS 信息中包含 BIOS 程序 以及链路建立指示 ； 0023 处理模块， 用于获取与第二 CPU 之间的拓扑关系， 。
16、并根据所述链路建立指示和所 述拓扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ； 0024 发送模块， 用于通过所述高速互联总线链路将所述 BIOS 程序发送给所述第二 CPU， 以使所述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。 0025 在第三方面的第一种可能的实现方式中， 所述接收模块还用于接收所述第一 CPU 发送的链路建立请求， 0026 所述处理模块还用于根据所述链路建立请求建立与所述第一 CPU 之间的高速互 联总线链路 ； 0027 所述发送模块还用于向所述第一 CPU 发送链路建立响应 ； 0028 所述接收模块具体用于。
17、接收所述第一 CPU 通过所述高速互联总线链路发送的所 述 BIOS 信息。 0029 结合第三方面或第三方面的第一种可能的实现方式， 在第二种可能的实现方式 中， 所述第二 CPU 的数量为至少一个。 0030 第四方面， 本发明实施例提供一种中央处理器 CPU， 包括 ： 0031 发送模块， 用于向节点控制器NC芯片发送链路建立请求， 以使所述NC芯片根据所 述链路建立请求建立与所述第一 CPU 之间的高速互联总线链路 ； 0032 接收模块， 用于接收所述 NC 芯片发送的链路建立响应 ； 0033 所述发送模块还用于通过所述高速互联总线链路向所述 NC 芯片发送 BIOS 信息， 所。
18、述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 以使所述 NC 芯片在建立所述 NC 芯片 与第二CPU之间的高速互联总线链路后， 将所述BIOS程序通过所述高速互联总线链路发送 给所述第二 CPU。 0034 在第四方面的第一种可能的实现方式中， 所述 CPU 还包括处理模块， 用于加载所 述 BIOS 程序， 完成所述第一 CPU 的初始化。 0035 本发明实施例提供的单节点多 CPU 的加载方法、 NC 芯片及 CPU， 通过 NC 芯片接收 说 明 书 CN 103577239 A 5 3/7 页 6 第一CPU发送的BIOS信息 ； 所述BIOS信息中包含BIOS程序。
19、以及链路建立指示 ； 所述NC芯 片获取与第二 CPU 之间的拓扑关系， 并根据所述链路建立指示和所述拓扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ； 所述 NC 芯片通过所述高速互联总线链 路将所述BIOS程序发送给所述第二CPU， 以使所述第二CPU加载所述BIOS程序完成所述第 二 CPU 的初始化。从而提高了单节点的启动时间。 附图说明 0036 为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实施例或现 有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下面描述中的附图是本发 明的一些实施例， 对于本领域普通技术人员来讲， 在不付。
20、出创造性劳动性的前提下， 还可以 根据这些附图获得其他的附图。 0037 图 1 为本发明单节点多 CPU 的加载方法实施例一的流程图 ； 0038 图 2 为本发明单节点多 CPU 的加载方法实施例二的流程图 ； 0039 图 3 为本发明单节点多 CPU 的加载方法实施例三的流程图 ； 0040 图 4 为本发明单节点多 CPU 的加载方法的应用场景示意图 ； 0041 图 5 为本发明 NC 芯片实施例一的结构示意图 ； 0042 图 6 为本发明 CPU 实施例一的结构示意图。 具体实施方式 0043 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发明实施例 中的附图。
21、， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例是 本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员 在没有作出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。 0044 图 1 为本发明单节点多 CPU 的加载方法实施例一的流程图。如图 1 所示， 本实施 例提供的方法具体可以由 NC 芯片执行， 本实施例提供的方法可以包括 ： 0045 步骤 101、 NC 芯片接收第一 CPU 发送的 BIOS 信息 ； 所述 BIOS 信息中包含 BIOS 程 序以及链路建立指示。 0046 具体的， 所述第一 CP。
22、U 可以为主 CPU， 所述 BIOS 程序挂载在所述主 CPU 下， 在单节 点上电启动时， 所述主 CPU 将所述 BIOS 程序加载到内存， 执行 BIOS 程序以完成所述主 CPU 的初始化。在所述主 CPU 完成初始化后， 将包含所述 BIOS 程序以及所述链路建立指示的 BIOS 信息发送给所述 NC 芯片。 0047 步骤102、 所述NC芯片获取与第二CPU之间的拓扑关系， 并根据所述链路建立指示 和所述拓扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路。 0048 本步骤中， 所述 NC 芯片在接收到所述 BIOS 信息后， 获取所述 NC 芯片与第二。
23、 CPU 之间的拓扑关系， 即， NC 芯片进行节点 CPU 的拓扑学习， 获知与所述 NC 芯片通过高速总线 互联的 CPU 信息， 并根据所述 BIOS 中的链路建立指示以及所述拓扑关系， 建立所述 NC 芯片 与所述第二 CPU 之间的高速互联总线链路。 0049 步骤103、 所述NC芯片通过所述高速互联总线链路将所述BIOS程序发送给所述第 二 CPU， 以使所述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。 说 明 书 CN 103577239 A 6 4/7 页 7 0050 需要说明的是， 所述第二 CPU 的数量为至少一个， 则所述 NC 芯片在通过所。
24、述高速 互联总线链路向所述第二 CPU 发送所述 BIOS 程序时， 是同时向至少一个第二 CPU 发送， 也 就是说， 本实施例中， 在所述第一 CPU 完成初始化后， 将包含所述 BIOS 程序的 BIOS 信息发 送给所述NC芯片， 再由所述NC芯片同时将BIOS程序发送给至少一个所述第二CPU， 使至少 一个所述第二 CPU 可以同时加载所述 BIOS 程序完成初始化， 而不需要由所述第一 CPU 依次 启动至少一个所述第二 CPU， 提高了单节点的启动时间。 0051 本实施例的技术方案， 通过 NC 芯片接收第一 CPU 发送的 BIOS 信息 ； 所述 BIOS 信 息中包含BI。
25、OS程序以及链路建立指示 ； 所述NC芯片获取与第二CPU之间的拓扑关系， 并根 据所述链路建立指示和所述拓扑关系， 建立所述NC芯片与所述第二CPU之间的高速互联总 线链路 ； 所述 NC 芯片通过所述高速互联总线链路将所述 BIOS 程序发送给所述第二 CPU， 以 使所述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。从而提高了单节点的启 动时间。 0052 图 2 为本发明单节点多 CPU 的加载方法实施例二的流程图。如图 2 所示， 在上述 实施例的基础上， 在步骤 101 之前， 本实施例提供的方法还可以包括 ： 0053 步骤201、 所述NC芯片接收所述第。
26、一CPU发送的链路建立请求， 并根据所述链路建 立请求建立与所述第一 CPU 之间的高速互联总线链路。 0054 步骤 202、 所述 NC 芯片向所述第一 CPU 发送链路建立响应。 0055 实际应用中， 所述第一 CPU 在完成初始化后， 需要先与所述 NC 芯片建立所述高速 互联总线链路， 再通过所述高速互联总线链路将所述 BIOS 信息发送给所述 NC 芯片。 0056 相应的， 上述步骤 101 具体可以为 ： 0057 步骤 203、 所述 NC 芯片接收所述第一 CPU 通过所述高速互联总线链路发送的所述 BIOS 信息。 0058 本实施例的技术方案， 通过所述 NC 芯片接。
27、收所述第一 CPU 发送的链路建立请求， 并根据所述链路建立请求建立与所述第一CPU之间的高速互联总线链路 ； 所述NC芯片向所 述第一CPU发送链路建立响应 ； 所述NC芯片接收所述第一CPU通过所述高速互联总线链路 发送的所述 BIOS 信息 ； 获取与第二 CPU 之间的拓扑关系， 并根据所述链路建立指示和所述 拓扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ； 所述 NC 芯片通过 所述高速互联总线链路将所述 BIOS 程序发送给所述第二 CPU， 以使所述第二 CPU 加载所述 BIOS 程序完成所述第二 CPU 的初始化。从而提高了单节点的启动时间。 0。
28、059 图 3 为本发明单节点多 CPU 的加载方法实施例三的流程图。如图 3 所示， 本实施 例提供的方法具体可以由第一 CPU 执行， 本实施例提供的方法可以包括 ： 0060 步骤 301、 第一 CPU 加载所述 BIOS 程序， 完成所述第一 CPU 的初始化。 0061 需要说明的是， 所述第一 CPU 可以为主 CPU， 所述 BIOS 程序挂载在所述主 CPU 下， 在单节点上电启动时， 所述主 CPU 将所述 BIOS 程序加载到内存， 执行 BIOS 程序以完成所述 主 CPU 的初始化。 0062 步骤 302、 所述第一 CPU 向 NC 芯片发送链路建立请求， 以使所。
29、述 NC 芯片根据所述 链路建立请求建立与所述第一 CPU 之间的高速互联总线链路。 0063 步骤 303、 所述第一 CPU 接收所述 NC 芯片发送的链路建立响应。 0064 步骤 304、 所述第一 CPU 通过所述高速互联总线链路向所述 NC 芯片发送 BIOS 信 说 明 书 CN 103577239 A 7 5/7 页 8 息， 所述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 以使所述 NC 芯片在建立所述 NC 芯 片与第二CPU之间的高速互联总线链路后， 将所述BIOS程序通过所述高速互联总线链路发 送给所述第二 CPU。 0065 本实施例的技术方案， 通过。
30、第一 CPU 加载所述 BIOS 程序， 完成所述第一 CPU 的初 始化 ； 所述第一CPU向节点控制器NC芯片发送链路建立请求， 以使所述NC芯片根据所述链 路建立请求建立与所述第一CPU之间的高速互联总线链路 ； 所述第一CPU接收所述NC芯片 发送的链路建立响应 ； 所述第一 CPU 通过所述高速互联总线链路向所述 NC 芯片发送 BIOS 信息， 所述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 以使所述 NC 芯片在建立所述 NC 芯片与第二CPU之间的高速互联总线链路后， 将所述BIOS程序通过所述高速互联总线链路 发送给所述第二 CPU ； 从而提高了单节点的启动。
31、时间。 0066 参照图4， 假设有n个CPU与NC芯片通过高速总线互联， 其中， CPU0为主CPU， BIOS 程序挂载在CPU0下， 各CPU之间也通过高速总线互联， 即图4中的直线， 其中， CPU的类型可 以为英特尔 （Intel） 、 超威半导体 （Advanced Micro Devices， 简称 ： AMD） 或 ARM（Advanced RISC Machines） ， 本实施例不对此进行限制。 0067 上电启动的时候， CPU0 先将 BIOS 程序加载到内存， 执行 BIOS 程序完成 CPU0 的初 始化， 同时 NC 芯片完成上电配置， 开始正常工作 ； CPU0。
32、 完成初始化后， 向 NC 芯片发送链路 建立请求， 以使 NC 芯片根据链路建立请求建立与 CPU0 之间的高速互联总线链路 ； NC 芯片 向 CPU0 发送链路建立响应， 建立与 CPU0 之间的高速互联总线链路。 0068 CPU0 与 NC 芯片之间的高速互联总线连理建立完成后， CPU0 通过高速互联总线链 路将包含 BIOS 程序及链路建立指示的 BIOS 信息发送给 NC 芯片， 在图 4 中用带箭头的弧线 表示 ； NC 芯片获取与 CPU1 CPUn 之间的拓扑关系， 并根据链路建立指示和拓扑关系， 建立 与 CPU1 CPUn 之间的高速互联总线链路， 在 NC 芯片与 。
33、CPU1 CPUn 之间的高速互联总线 链路建立完成后， NC 芯片通过高速互联总线链路将 BIOS 程序同时发送给 CPU1 CPUn， 以 使 CPU1 CPUn 同时加载 BIOS 程序完成第二 CPU 的初始化。 0069 本实施例的技术方案， 在 CPU0 完成初始化后， 将包含 BIOS 程序的 BIOS 信息发送 给 NC 芯片， 再由 NC 芯片同时将 BIOS 程序发送给 CPU1 CPUn， 使 CPU1 CPUn 可以同时加 载 BIOS 程序完成初始化， 而不需要由 CPU0 依次启动 CPU1 CPUn， 从而提高了单节点的启 动时间。 0070 图 5 为本发明 N。
34、C 芯片实施例一的结构示意图。如图 5 所示， 本实施例提供的 NC 芯片 10 可以包括接收模块 11、 处理模块 12 和发送模块 13。 0071 其中， 接收模块 11 用于接收第一 CPU 发送的 BIOS 信息 ； 所述 BIOS 信息中包含 BIOS 程序以及链路建立指示 ； 0072 处理模块12用于获取与第二CPU之间的拓扑关系， 并根据所述链路建立指示和所 述拓扑关系， 建立所述 NC 芯片与所述第二 CPU 之间的高速互联总线链路 ； 0073 发送模块 13 用于通过所述高速互联总线链路将所述 BIOS 程序发送给所述第二 CPU， 以使所述第二 CPU 加载所述 BI。
35、OS 程序完成所述第二 CPU 的初始化。 0074 具体的， 所述接收模块 11 还可以用于接收所述第一 CPU 发送的链路建立请求， 所 述处理模块 12 还可以用于根据所述链路建立请求建立与所述第一 CPU 之间的高速互联总 线链路 ； 所述发送模块 13 还可以用于向所述第一 CPU 发送链路建立响应。 说 明 书 CN 103577239 A 8 6/7 页 9 0075 需要说明的是， 所述第二 CPU 的数量为至少一个。 0076 进一步的， 所述接收模块11具体可以用于接收所述第一CPU通过所述高速互联总 线链路发送的所述 BIOS 信息。 0077 本实施例的 NC 芯片， 。
36、可用于执行上述方法实施例的技术方案， 其实现原理和技术 效果类似， 此处不再赘述。 0078 图 6 为本发明 CPU 实施例一的结构示意图。如图 6 所示， 本实施例提供的 CPU20 具体可以包括发送模块 21 和接收模块 22。 0079 其中， 发送模块21可以用于向节点控制器NC芯片发送链路建立请求， 以使所述NC 芯片根据所述链路建立请求建立与所述第一 CPU 之间的高速互联总线链路 ； 0080 接收模块 22 可以用于接收所述 NC 芯片发送的链路建立响应 ； 0081 所述发送模块21还可以用于通过所述高速互联总线链路向所述NC芯片发送BIOS 信息， 所述 BIOS 信息中。
37、包含 BIOS 程序以及链路建立指示 ； 以使所述 NC 芯片在建立所述 NC 芯片与第二CPU之间的高速互联总线链路后， 将所述BIOS程序通过所述高速互联总线链路 发送给所述第二 CPU。 0082 进一步的， 所述CPU20还可以包括处理模块， 用于加载所述BIOS程序， 完成所述第 一 CPU 的初始化。 0083 本实施例的 CPU， 可用于执行上述方法实施例的技术方案， 其实现原理和技术效果 类似， 此处不再赘述。 0084 在本发明所提供的几个实施例中， 应该理解到， 所揭露的装置和方法， 可以通过其 它的方式实现。 例如， 以上所描述的装置实施例仅仅是示意性的， 例如， 所述单。
38、元的划分， 仅 仅为一种逻辑功能划分， 实际实现时可以有另外的划分方式， 例如多个单元或组件可以结 合或者可以集成到另一个系统， 或一些特征可以忽略， 或不执行。另一点， 所显示或讨论的 相互之间的耦合或直接耦合或通信连接可以是通过一些接口， 装置或单元的间接耦合或通 信连接， 可以是电性， 机械或其它的形式。 0085 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的， 作为单元显 示的部件可以是或者也可以不是物理单元， 即可以位于一个地方， 或者也可以分布到多个 网络单元上。 可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目 的。 0086 另外， 在本发明各个。
39、实施例中的各功能单元可以集成在一个处理单元中， 也可以 是各个单元单独物理存在， 也可以两个或两个以上单元集成在一个单元中。上述集成的单 元既可以采用硬件的形式实现， 也可以采用硬件加软件功能单元的形式实现。 0087 上述以软件功能单元的形式实现的集成的单元， 可以存储在一个计算机可读取 存储介质中。上述软件功能单元存储在一个存储介质中， 包括若干指令用以使得一台计 算机设备 （可以是个人计算机， 服务器， 或者网络设备等） 或处理器 （processor） 执行本发 明各个实施例所述方法的部分步骤。而前述的存储介质包括 ： U 盘、 移动硬盘、 只读存储器 （Read-Only Memor。
40、y， ROM） 、 随机存取存储器 （Random Access Memory， RAM） 、 磁碟或者光盘 等各种可以存储程序代码的介质。 0088 本领域技术人员可以清楚地了解到， 为描述的方便和简洁， 仅以上述各功能模块 的划分进行举例说明， 实际应用中， 可以根据需要而将上述功能分配由不同的功能模块完 说 明 书 CN 103577239 A 9 7/7 页 10 成， 即将装置的内部结构划分成不同的功能模块， 以完成以上描述的全部或者部分功能。 上 述描述的装置的具体工作过程， 可以参考前述方法实施例中的对应过程， 在此不再赘述。 0089 最后应说明的是 ： 以上各实施例仅用以说明。
41、本发明的技术方案， 而非对其限制 ； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的普通技术人员应当理解 ： 其 依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征 进行等同替换 ； 而这些修改或者替换， 并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。 说 明 书 CN 103577239 A 10 1/3 页 11 图 1 图 2 说 明 书 附 图 CN 103577239 A 11 2/3 页 12 图 3 图 4 说 明 书 附 图 CN 103577239 A 12 3/3 页 13 图 5 图 6 说 明 书 附 图 CN 103577239 A 13 。