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1、(10)申请公布号 CN 103620684 A (43)申请公布日 2014.03.05 CN 103620684 A (21)申请号 201280030437.9 (22)申请日 2012.07.01 13/173,795 2011.06.30 US G11C 7/06(2006.01) G11C 7/12(2006.01) G11C 11/16(2006.01) G11C 11/26(2006.01) G11C 11/4091(2006.01) (71)申请人 高通股份有限公司 地址 美国加利福尼亚州 (72)发明人 金圣克 金吉苏 刘景昊 金正丕 升H康 (74)专利代理机构 北京律盟。
2、知识产权代理有限 责任公司 11287 代理人 宋献涛 (54) 发明名称 感测电路 (57) 摘要 一种电路包含退化 p 沟道金属氧化物半导体 PMOS 晶体管 (102)、 负载 PMOS 晶体管 (104) 以 及箝位晶体管 (110)， 所述箝位晶体管经配置以 在感测操作期间对施加到基于电阻的存储元件 (112) 的电压进行钳制。所述负载 PMOS 晶体管的 栅极由与非 NAND 电路 (106) 的输出控制。 (30)优先权数据 (85)PCT国际申请进入国家阶段日 2013.12.20 (86)PCT国际申请的申请数据 PCT/US2012/045173 2012.07.01 (8。
3、7)PCT国际申请的公布数据 WO2013/003833 EN 2013.01.03 (51)Int.Cl. 权利要求书 3 页 说明书 10 页 附图 7 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书10页 附图7页 (10)申请公布号 CN 103620684 A CN 103620684 A 1/3 页 2 1. 一种电路， 其包括 ： 退化 p 沟道金属氧化物半导体 PMOS 晶体管 ； 负载 PMOS 晶体管 ； 以及 箝位晶体管， 其经配置以在感测操作期间对施加到基于电阻的存储元件的电压进行钳 制， 其中所述负载 PMOS 晶体管的栅极由与。
4、非 NAND 电路的输出控制， 所述 NAND 电路具有响 应于控制信号的第一输入和耦合到所述负载 PMOS 晶体管的端子的第二输入。 2. 根据权利要求 1 所述的电路， 其中所述 PMOS 晶体管的所述端子是源极端子。 3. 根据权利要求 1 所述的电路， 其进一步包括耦合在电压源与所述箝位晶体管的第一 端子之间的升压晶体管。 4. 根据权利要求 3 所述的电路， 其中所述箝位晶体管的所述第一端子是漏极端子。 5. 根据权利要求 3 所述的电路， 其中响应于第二控制信号， 所述升压 PMOS 晶体管经配 置以将电流提供到所述箝位晶体管， 且在所述感测操作期间切断到所述箝位晶体管的所述 电流。
5、。 6. 根据权利要求 3 所述的电路， 其进一步包括感测放大器， 所述感测放大器具有耦合 到所述升压晶体管的输出的输入。 7. 根据权利要求 1 所述的电路， 其中所述箝位晶体管具有响应于或非 NOR 电路的输出 的栅极， 且其中所述 NOR 电路具有响应于第二控制信号的第一输入和耦合到所述箝位晶体 管的第二端子的第二输入。 8. 根据权利要求 7 所述的电路， 其中所述箝位晶体管的所述第二端子是源极端子。 9. 根据权利要求 1 所述的电路， 其中所述箝位晶体管耦合到多路复用器 MUX n 沟道金 属氧化物半导体 NMOS 晶体管。 10.根据权利要求9所述的电路， 其中预充电NMOS晶体。
6、管耦合到所述MUX NMOS晶体管 的输出。 11. 根据权利要求 1 所述的电路， 其中所述基于电阻的存储元件包括串联地耦合到存 储胞元内的存取 NMOS 晶体管的磁隧道结 MTJ 元件。 12. 根据权利要求 1 所述的电路， 其集成在至少一个半导体裸片中。 13. 根据权利要求 1 所述的电路， 其进一步包括选自由以下各项组成的群组中的装置 ： 机顶盒、 音乐播放器、 视频播放器、 娱乐单元、 导航装置、 通信装置、 个人数字助理 PDA、 固定 位置数据单元， 以及计算机， 所述电路的所述晶体管集成到所述装置中。 14. 一种方法， 其包括 ： 通过与非 NAND 电路的输出控制施加到。
7、负载 p 沟道金属氧化物半导体 PMOS 晶体管的栅 极电压， 所述 NAND 电路具有响应于控制信号的第一输入和耦合到所述负载 PMOS 晶体管的 端子的第二输入， 其中所述负载 PMOS 晶体管的所述端子进一步耦合到退化 PMOS 晶体管的 输出 ； 以及 响应于第二控制信号 ： 经由升压晶体管将电流提供到箝位晶体管 ； 以及 在感测操作期间切断到所述箝位晶体管的所述电流。 15. 根据权利要求 14 所述的方法， 其中所述负载晶体管的所述端子是源极端子。 权 利 要 求 书 CN 103620684 A 2 2/3 页 3 16. 根据权利要求 14 所述的方法， 其中控制所述栅极电压是。
8、在集成到电子装置中的处 理器处执行。 17. 一种设备， 其包括 ： 用于响应于栅极电压而提供负载的装置， 所述栅极电压经由与非 NAND 电路的输出控 制， 所述 NAND 电路包括响应于控制信号的第一输入和耦合到所述用于提供所述负载的装 置的端子的第二输入 ； 以及 用于在感测操作期间对施加到基于电阻的存储元件的电压进行钳制的装置， 其中所述 钳制装置耦合到所述用于提供所述负载的装置。 18. 根据权利要求 17 所述的设备， 其进一步包括响应于第二控制信号， 用于经由升压 晶体管将电流提供到箝位晶体管的装置。 19. 根据权利要求 17 所述的设备， 其中所述端子是源极端子。 20. 根。
9、据权利要求 17 所述的设备， 其集成在至少一个半导体裸片中。 21. 根据权利要求 17 所述的设备， 其进一步包括选自由以下各项组成的群组中的装 置 ： 机顶盒、 音乐播放器、 视频播放器、 娱乐单元、 导航装置、 通信装置、 个人数字助理 PDA、 固定位置数据单元， 以及计算机， 所述提供装置以及所述钳制装置集成到所述装置中。 22. 一种方法， 其包括 ： 用于通过与非 NAND 电路的输出控制施加到负载 p 沟道金属氧化物半导体 PMOS 晶体 管的栅极电压的步骤， 所述 NAND 电路具有响应于控制信号的第一输入和耦合到所述负载 PMOS 晶体管的端子的第二输入， 其中所述负载 。
10、PMOS 晶体管的所述端子进一步耦合到退化 PMOS 晶体管的输出 ； 以及 响应于第二控制信号 ： 用于经由升压晶体管将电流提供到箝位晶体管的步骤 ； 以及 用于在感测操作期间切断到所述箝位晶体管的所述电流的步骤。 23. 根据权利要求 22 所述的方法， 其中所述负载 PMOS 晶体管的所述端子是源极端子。 24. 根据权利要求 22 所述的方法， 其中所述控制步骤、 所述提供步骤以及所述切断步 骤由集成到电子装置中的处理器执行。 25. 一种计算机可读有形媒体， 其存储可由处理器执行以进行以下操作的指令 ： 通过与非 NAND 电路的输出控制施加到负载 p 沟道金属氧化物半导体 PMOS。
11、 晶体管的栅 极电压， 所述 NAND 电路具有响应于控制信号的第一输入和耦合到所述负载 PMOS 晶体管的 源极的第二输入， 其中所述负载 PMOS 晶体管的所述源极进一步耦合到退化 PMOS 晶体管的 输出。 26. 根据权利要求 25 所述的计算机可读有形媒体， 其进一步包括可由所述处理器执行 以响应于第二控制信号进行以下操作的指令 ： 经由升压晶体管将电流提供到箝位晶体管 ； 以及 在感测操作期间切断到所述箝位晶体管的所述电流。 27. 根据权利要求 26 所述的计算机可读有形媒体， 其中所述处理器集成在选自由以下 各项组成的群组中的装置中 ： 机顶盒、 音乐播放器、 视频播放器、 娱。
12、乐单元、 导航装置、 通信 装置、 个人数字助理 PDA、 固定位置数据单元， 以及计算机。 28. 一种方法， 其包括 ： 权 利 要 求 书 CN 103620684 A 3 3/3 页 4 接收表示半导体装置的至少一个物理性质的设计信息， 所述半导体装置包括 ： 退化 p 沟道金属氧化物半导体 PMOS 晶体管 ； 负载 PMOS 晶体管 ； 以及 箝位晶体管， 其经配置以在感测操作期间对施加到基于电阻的存储元件的电压进行钳 制， 其中所述负载 PMOS 晶体管的栅极由与非 NAND 电路的输出控制， 所述 NAND 电路具有响 应于控制信号的第一输入且具有耦合到所述负载 PMOS 晶体。
13、管的源极的第二输入 ； 转换所述设计信息以符合文件格式 ； 以及 产生包括所述经转换设计信息的数据文件。 29. 根据权利要求 28 所述的方法， 其中所述数据文件包括 GDSII 格式。 30. 根据权利要求 28 所述的方法， 其中所述数据文件包括 GERBER 格式。 31. 一种方法， 其包括 ： 接收包括与半导体装置对应的设计信息的数据文件 ； 以及 根据所述设计信息制造所述半导体装置， 其中所述半导体装置包括 ： 退化 p 沟道金属氧化物半导体 PMOS 晶体管 ； 负载 PMOS 晶体管 ； 以及 箝位晶体管， 其经配置以在感测操作期间对施加到基于电阻的存储元件的电压进行钳 制，。
14、 其中所述负载 PMOS 晶体管的栅极由与非 NAND 电路的输出控制， 所述 NAND 电路具有响 应于控制信号的第一输入和耦合到所述负载 PMOS 晶体管的端子的第二输入。 32. 根据权利要求 31 所述的方法， 其中所述数据文件具有 GDSII 格式。 33. 根据权利要求 31 所述的方法， 其中所述数据文件具有 GERBER 格式。 权 利 要 求 书 CN 103620684 A 4 1/10 页 5 感测电路 技术领域 0001 本发明一股来说涉及感测电路。 背景技术 0002 技术的进步已产生更小且更强大的计算装置。举例来说， 当前存在多种便携式个 人计算装置， 包含无线计算。
15、装置， 例如小型的、 重量轻且易于由用户携带的便携式无线电 话、 个人数字助理 (PDA) 和寻呼装置。更具体来说， 例如蜂窝式电话和因特网协议 (IP) 电 话等便携式无线电话可经由无线网络传送话音和数据包。此外， 许多此类无线电话包含并 入其中的其它类型的装置。举例来说， 无线电话还可包含数字静态相机、 数字摄像机、 数字 记录器和音频文件播放器。 0003 非易失性存储器技术的进步包含基于电阻的存储器， 例如磁性随机存取存储器 (MRAM)。MRAM 技术可使用包含磁隧道结 (MTJ) 和存取晶体管的存储胞元。感测放大器可耦 合到存储胞元阵列中的一个或一个以上胞元。 感测放大器可通过使电。
16、流穿过基于电阻的存 储元件以确定所述存储元件是具有高电阻还是低电阻来 “读取” 存储于所述基于电阻的存 储元件处的数据。在确定电阻的过程中， 感测放大器可将由于电流经过基于电阻的存储元 件而引起的电压与参考电压进行比较以获得差值， 且感测放大器可将比较得出的差值进行 放大。然而， 随着存储装置变小， 工艺变化的效应增加， 由此增加准确地读取数据的难度。 发明内容 0004 一种感测电路包含用以控制施加到负载 p 沟道金属氧化物半导体场效晶体管 (PMOS) 的栅极电压的 NAND 电路。所述 NAND 电路的第一输入响应于控制电压。所述 NAND 电路的第二输入耦合到所述负载 PMOS 的源极。
17、。所述负载 PMOS 的源极还耦合到退化 PMOS 的输出。所述负载 PMOS 的输出耦合到箝位晶体管， 所述箝位晶体管经配置以在感测操作期 间对施加到基于电阻的存储元件的电压进行钳制。通过利用所述退化 PMOS 以及通过使用 所述 NAND 电路来控制所述负载 PMOS 的栅极电压， 可增强所述感测电路的输出电阻以及感 测裕度。 0005 在特定实施例中， 一种电路包含第一退化PMOS晶体管、 负载PMOS晶体管和箝位晶 体管。 所述箝位晶体管经配置以在感测操作期间对施加到基于电阻的存储元件的电压进行 钳制。所述负载 PMOS 晶体管的栅极由 NAND 电路的输出控制， 所述 NAND 电路。
18、具有响应于控 制信号的第一输入和耦合到所述负载 PMOS 晶体管的端子的第二输入。 0006 在另一特定实施例中， 一种方法包含通过 NAND 电路的输出控制施加到负载 PMOS 晶体管的栅极电压。所述 NAND 电路具有响应于控制信号的第一输入和耦合到所述负载 PMOS 晶体管的端子的第二输入。所述负载 PMOS 晶体管的所述端子进一步耦合到第一 PMOS 晶体管的输出。 所述方法进一步包含响应于第二控制信号经由升压晶体管将电流提供到箝 位晶体管。在感测操作期间切断到所述箝位晶体管的所述电流。 0007 由感测电路的所揭示实施例中的至少一者提供的特定优点包含与不利用退化 说 明 书 CN 1。
19、03620684 A 5 2/10 页 6 PMOS且在感测操作期间不通过NAND电路控制负载PMOS的栅极电压的感测电路相比实现以 下各项中的一者或一者以上 ： 增强的输出电阻、 增强的感测裕度， 以及增加的工艺变化容忍 度。 0008 在检视整份申请案后， 将明白本发明的其它方面、 优点和特征， 申请案包含以下部 分 ： 附图说明、 具体实施方式和权利要求书。 附图说明 0009 图 1 是感测电路的第一说明性实施例的图 ； 0010 图 2 是感测电路的第二说明性实施例的图 ； 0011 图 3 是感测电路的第三说明性实施例的图 ； 0012 图 4 是说明对于不同类型的感测电路的第一感。
20、测裕度、 第二感测裕度和感测时间 的模拟结果的示意图 ； 0013 图 5 是感测电路的操作方法的说明性实施例的流程图 ； 0014 图 6 是包含具有由 NAND 电路的输出控制的栅极的负载 PMOS 的电子装置的说明性 实施例 ； 以及 0015 图 7 是包含具有由 NAND 电路的输出控制的栅极的负载 PMOS 的集成电路装置的制 造方法的说明性实施例。 具体实施方式 0016 参考图 1， 揭示感测电路的第一说明性实施例的图并将其大体指定为 100。感测电 路 100 包含耦合到存储器阵列 111 的感测放大器 101。存储器阵列 111 包含多个存储胞元， 例如所说明的存储胞元 1。
21、12。作为说明性实例， 存储器阵列 111 可为磁阻随机存取存储器 (MRAM)、 相变随机存取存储器 (PRAM) 或自旋扭矩转换 MRAM(STT-MRAM)。 0017 感测放大器 101 包含退化 PMOS 晶体管 102、 负载 PMOS 晶体管 104、 NAND( 与非 ) 电 路 106、 升压 PMOS 晶体管 108 以及箝位晶体管 110。感测放大器 101 进一步包含电源 130 和输出节点 152。 0018 负载 PMOS 晶体管 104 的栅极 118 由 NAND 电路 106 的输出 120 控制。NAND 电路 106包含响应于控制信号122(标记为RE)的。
22、第一输入121以及耦合到负载PMOS晶体管104 的端子的第二输入 123。在特定实施例中， NAND 电路 106 的第二输入 123 响应于负载 PMOS 晶体管 104 的源极端子 103。在此布置中， 从负载 PMOS 晶体管 104 经由源极端子 103 的反 馈回路提供到 NAND 电路 106 的第二输入 123。 0019 升压 PMOS 晶体管 108 由电源 130 供电且在栅极处由第二控制信号 128( 标记为升 压 ) 控制。升压 PMOS 晶体管 108 耦合在电源 130 与箝位晶体管 110 的第一端子 126 之间。 在特定实施例中， 第一端子 126 为箝位晶。
23、体管 110 的漏极端子。 0020 箝位晶体管 110 经配置以在感测操作期间对施加到基于电阻的存储元件的电压 进行钳制。基于电阻的存储元件是具有与逻辑 “一” 值对应的第一电阻和与逻辑 “零” 值对 应的第二电阻的装置。基于电阻的存储元件的实例是磁隧道结 (MTJ) 装置。箝位晶体管 110 经配置以对施加到存储器阵列 111 内的存储胞元 112 的电压进行钳制。在特定实施例 中， 箝位晶体管 110 是 NMOS 晶体管。 说 明 书 CN 103620684 A 6 3/10 页 7 0021 响应于第二控制信号， 例如在升压 PMOS 晶体管 108 的栅极处接收到的升压信号 12。
24、8， 升压 PMOS 晶体管 108 可经配置以在感测操作之前对输出节点 152 进行预充电且将电 流提供到箝位晶体管 110。感测操作可以在存储器读取期间进行。 0022 负载PMOS晶体管104提供用于响应于栅极电压而提供负载的装置， 其中栅极电压 经由 NAND 电路 106 的输出 120 控制， 所述 NAND 电路包含第一输入 121 和第二输入 123。第 二输入 123 以反馈布置耦合到负载 PMOS 晶体管 104 的源极端子 103。 0023 感测电路 100 可包含于包含箝位晶体管 110 的设备内， 所述箝位晶体管提供用于 在感测操作期间对施加到基于电阻的存储元件的电。
25、压进行钳制的装置。在特定实施例中， 基于电阻的存储元件是MTJ元件或含有MTJ元件的存储胞元。 在特定的说明性实施例中， 所 述箝制装置耦合到所述用于提供负载的装置。举例来说， 箝位晶体管 110 耦合到负载 PMOS 晶体管 104， 如图 1 所示。 0024 感测电路 100 可集成在半导体裸片内。所述半导体裸片可包含在集成电路或类似 半导体装置内。此类半导体装置可并入在许多电子装置内。举例来说， 可包含半导体裸片 的电子装置可选自由以下各项组成的群组 ： 机顶盒、 音乐播放器、 视频播放器、 娱乐单元、 导 航装置、 通信装置、 个人数字助理 (PDA)、 固定位置数据单元以及计算机，。
26、 图 1 所示的电路元 件中的任一者可并入到所述电子装置中。举例来说， 负载 PMOS 晶体管 104 和箝位 NMOS 晶 体管 110 可为并入于电子装置内的集成电路内的晶体管。 0025 图 1 所示的电路布置可有益地补偿由于例如工艺变化和其它环境因素等方面引 起的电流变化。举例来说， 如果负载 PMOS 晶体管 104 处的漏电流增加， 那么负载 PMOS 晶体 管 104 的源极电压会由于第一 PMOS102 而减小。另外， 由于从负载 PMOS 晶体管 104 的源极 端子 103 到 NAND 电路 106 的第二输入 123 的反馈路径， 负载 PMOS 晶体管 104 的栅极。
27、电压 增加， 且负载 PMOS 晶体管 104 的源极 - 栅极电压 (VSG) 减小。明确地说， NAND 电路 106 响 应于负载 PMOS 晶体管 104 的源极端子 103， 这样提供了反馈路径， 使得在负载 PMOS 晶体管 104 的源极 - 栅极电压 VSG减小时， 负载 PMOS 晶体管 104 的栅极电压响应于增加的漏电流 而增加。因此， 通过如所描述的反馈布置和电路结构有利地抑制了所接收电流的增加。 0026 除了抑制电流变化之外， 感测电路 100 还使响应于工艺变化或对电路的其它环境 影响引起的输出电压变化减少。举例来说， 负载 PMOS 晶体管 104 至少部分由于。
28、反馈路径和 NAND 电路 106 而具有较大的输出电阻。由于反馈布置使负载 PMOS 晶体管 104 的输出电阻 增加， 因此感测裕度增强。 另外， 感测放大器101中的升压PMOS晶体管108由于响应于升压 信号 128 而提供的来自升压 PMOS 晶体管 108 的电流而改善了感测放大器 101 的感测时间。 因此， 感测裕度和感测时间两者都得到改善。因此， 感测电路 100 通过利用退化 PMOS102 以 及通过由反馈路径和 NAND 电路 106 控制负载 PMOS104 的栅极电压来改善感测裕度， 且另外 用升压 PMOS 晶体管 108 减少了感测时间。 0027 参考图 2，。
29、 其揭示感测电路的第二说明性实施例的图并将其大体指定为 200。感测 电路 200 包含感测放大器电路和存储器阵列。所述存储器阵列包含具有基于电阻的存储 元件 212 的至少一个存取胞元。基于电阻的存储元件 212 包含磁隧道结 (MTJ)214 和存取 NMOS 晶体管 216。 0028 所述感测放大器电路包含电压源 230、 退化 PMOS 晶体管 202、 负载 PMOS 晶体管 204、 NAND电路206、 或非(NOR)电路207、 输出节点(Vdata)252， 以及箝位NMOS晶体管210。 说 明 书 CN 103620684 A 7 4/10 页 8 所述感测放大器电路进。
30、一步包含预充电 NMOS 晶体管 240 和多路复用器 (MUX) 晶体管 217， 其将感测放大器电路耦合到基于电阻的存储元件 212。 0029 负载 PMOS 晶体管 204 具有响应于 NAND 电路 206 的输出 220 的栅极 218。NAND 电 路 206 包含响应于第一控制信号 222 的第一输入 221。NAND 电路 206 进一步包含响应于负 载 PMOS 晶体管 204 的端子的第二输入 223。在特定实施例中， NAND 电路 206 的第二输入 223 响应于负载 PMOS 晶体管 204 的源极端子 203。NAND 电路 206 的输出 220 驱动负载 P。
31、MOS 晶体管 204 的栅极 218。负载 PMOS 晶体管 204 的漏极端子耦合到输出节点 252， 以将电压 数据提供到第二感测放大器 ( 未图示 )。 0030 箝位 NMOS 晶体管 210 包含响应于来自 NOR 电路 207 的输出 241 的栅极 209。箝 位 NMOS 晶体管 210 经配置以在感测操作期间对施加到基于电阻的存储元件 212 的电压进 行钳制。 0031 NOR 电路 207 包含响应于第二控制信号的第一输入 231 和耦合到箝位 NMOS 晶体 管 210 的源极端子 227 的响应于反馈输入的第二输入 233。NOR 电路 207 的反馈输入还耦 合到。
32、 MUX 晶体管 217 的漏极端子。 0032 在特定实施例中， 第二控制信号是第一控制信号的反相， 所述第一控制信号标记 为 RE。举例来说， 第一控制信号标记为 RE， 且反相控制信号标记为。 0033 预充电NMOS晶体管240响应于第二控制信号且耦合到MUX晶体管217的输出。 预充电 NMOS 晶体管 240 经配置以对节点 213 进行预充电。在操作期间， 当 MUX 晶体管 217 接通 ( 例如， 选择了位线 ) 时， 感测电路 200 的输出电压最初急剧降落到 0 伏 ( 例如， 经预 充电位线电平)， 且在负载PMOS晶体管204响应于第一控制信号RE变高而对所述位线充电。
33、 之后增加。 0034 参考图 3， 揭示感测电路的第三说明性实施例的图并将其大体指定为 300。感测 电路 300 包含图 1 的感测电路 100 和图 2 的感测电路 200 的许多特征。另外， 感测电路 300 包含响应于第一电压 (Vdata)352 的输出级。所述输出级包含感测放大器 350， 所述感 测放大器包含作为第一输入的第一电压 Vdata352 以及包含作为第二输入的第二参考电压 (Vref)354。在特定实施例中， 第二电压 354 是从具有与感测电路 300 类似的结构的另一感 测电路得到的电压。感测放大器 350 的输出包含输出电压 (Vout)356， 其提供感测电。
34、路 300 的所感测输出的指示， 如下文更详细地描述。 0035 感测电路 300 的其它电路元件在结构上类似于图 1 的感测电路 100 和图 2 的感测 电路200的对应元件且与所述对应元件类似地操作。 举例来说， 感测电路300包含退化PMOS 晶体管 302、 负载 PMOS 晶体管 304、 NAND 电路 306、 升压 PMOS 晶体管 308、 箝位 NMOS 晶体管 310、 NOR 电路 307、 多路复用器 (MUX)NMOS 晶体管 317、 预充电 NMOS 晶体管 340， 以及基于电 阻的存储元件 312。基于电阻的存储元件 312 包含磁隧道结 (MTJ)314。
35、 和存取 NMOS 晶体管 316。 0036 负载 PMOS 晶体管 304 具有响应于 NAND 电路 306 的输出 320 的栅极 318。NAND 电 路 306 包含响应于控制信号 322 的第一输入 321 且包含响应于到负载 PMOS 晶体管 304 的 端子 303 的反馈连接的第二输入 323。在特定实施例中， 端子 303 是负载 PMOS 晶体管 304 的源极端子。源极端子 303 还可耦合到退化 PMOS 晶体管 302 的漏极端子， 所述退化 PMOS 说 明 书 CN 103620684 A 8 5/10 页 9 晶体管又由电压源 330 供电。NAND 电路 。
36、306 的输出 320 驱动负载 PMOS 晶体管 304 的栅极 318。 0037 箝位 NMOS 晶体管 310 包含响应于来自 NOR 电路 307 的输出 341 的栅极 309。箝 位 NMOS 晶体管 310 经配置以在感测操作期间对施加到基于电阻的存储元件 312 的电压进 行钳制。 0038 NOR 电路 307 包含响应于第二控制信号的第一输入 331 且包含响应于到箝位 NMOS 晶体管 310 的第二端子 327 的反馈连接的第二输入 333。在特定实施例中， 第二端子 327 是 箝位 NMOS 晶体管 310 的源极端子。 0039 在特定实施例中， 第二控制信号是。
37、第一控制信号的反相， 所述第一控制信号标记 为 RE。举例来说， 第一控制信号标记为 RE， 且反相控制信号标记为 0040 预充电NMOS晶体管340响应于第二控制信号且耦合到MUX晶体管317的输出。 预充电 NMOS 晶体管 340 经配置以对节点 313 进行预充电。在操作期间， 当 MUX 晶体管 317 接通 ( 例如， 选择了位线 ) 时， 感测电路 300 的输出电压最初急剧降落到 0 伏 ( 例如， 经预 充电位线电平)， 且在对所述位线充电之后增加。 举例来说， 升压PMOS晶体管308可经配置 以在感测操作之前对输出节点 348 进行预充电且将电流提供到箝位晶体管 310。
38、， 因此减少 输出电压降落。在第一控制信号 RE 变高时， 可接通负载 PMOS 晶体管 304。如果负载 PMOS 晶体管 304 处的漏电流增加， 那么负载 PMOS 晶体管 304 的源极电压会由于退化 PMOS302 而 减小。另外， 由于从负载 PMOS304 的源极端子 303 到 NAND 电路 306 的第二输入 323 的反馈 路径， 负载 PMOS 晶体管 304 的栅极电压增加， 且负载 PMOS 晶体管 304 的源极 - 栅极电压 (VSG) 减小。在感测操作期间， 升压 PMOS 晶体管 308 响应于升压信号 328 而关断， 因为在升 压 PMOS 晶体管 30。
39、8 在感测操作期间维持开启的情况下升压电流会因为增加感测电路 300 的输出电压而降低感测裕度。 0041 NAND 电路 306 在结构和操作上类似于图 1 的 NAND 电路 106， 且 NOR 电路 307 在结 构和操作上类似于图 2 的 NOR 电路 207。另外， 预充电 NMOS 晶体管 340 在结构和操作上类 似于图 2 的预充电 NMOS 晶体管 240， 且 MUX 晶体管 317 在结构和操作上类似于图 2 的 MUX 晶体管 217。如上文所述的升压 PMOS 晶体管 308、 箝位 NMOS 晶体管 310、 预充电 NMOS 晶体 管340、 负载PMOS晶体管。
40、304以及退化PMOS晶体管302中的每一者在操作上与如本文所述 的图 1 和 2 的感测电路 100 和 200 中的对应晶体管类似地进行。 0042 在操作期间， 感测电路 300 在以下两个主要状态中的一者下操作 ： 指示存储于基 于电阻的存储元件 312 处的逻辑 1 值的逻辑 1 状态， 以及指示存储于基于电阻的存储元件 312 处的逻辑 0 值的逻辑 0 状态。举例来说， 如果电压 Vdata352 大于参考电压 Vref354， 那 么感测放大器 350 可在其输出 356 处提供高值， 指示逻辑 1 状态 ( 或逻辑高状态 )。或者， 如果电压 Vdata352 低于参考电压 。
41、Vref354， 那么感测放大器 350 可在其输出 356 处提供低 值， 指示逻辑 0 状态 ( 或逻辑低状态 )。因而， 如由感测放大器 350 检测到的电压 Vdata352 与参考电压 Vref354 之间的相对电压提供感测电路 300 的所感测输出的指示。因此， 如果 电压 Vdata352 与参考电压 Vref354 之间的相对差值增加， 那么可提供关于感测放大器 350 的检测逻辑 0 或逻辑 1 条件的较大感测裕度。因此， 感测电路 300 包含本文描述的对工艺 变化的容忍度增加、 感测时间增加以及感测裕度增加的益处。 0043 参考图 4， 展示了对于不同类型的感测电路的第。
42、一感测裕度 (V0)、 第二感测裕度 说 明 书 CN 103620684 A 9 6/10 页 10 (V1) 和感测时间的模拟结果的图解说明 400， 其包含具有包含反馈路径的 NAND 电路但不 具有升压晶体管 402 的感测电路的图解说明、 具有包含反馈路径的 NAND 电路且具有 NMOS 升压晶体管 404 的感测电路的图解说明， 以及具有包含反馈路径的 NAND 电路且具有 PMOS 升压晶体管 406 的感测电路的图解说明。信号裕度 V( 例如感测放大器裕度 ) 可对应于 电压 V1与电压 Vref 之间的差值 (V1) 或电压 Vref 与电压 V0之间的差值 (V0)。可应。
43、用 统计分析来解决倾向于随技术缩放而增加的工艺变化。 统计分析可报告所测量的变量V0 和 V1的平均值 ( 即， 平均数 ) 和值 ( 即， 标准差 )。设计人员可采用 V0和 V1的 ( 平 均值 -N* ) 作为代表性统计值， 其中 N 的值经选择以实现所要产率。通过改善信号裕度 V， 可以改善存储装置产率。 0044 举例来说， 具有包含反馈路径的 NAND 电路且不具有升压晶体管的感测电路包含 V0=0.246V 和 V1=0.243V 作为平均值， 0.024V( 对于 V0) 和 0.024V( 对于 V1) 作为标 准差值， 且对于50mV的阈值电压， 感测时间=2.893ns。。
44、 具有包含反馈路径的NAND电路且具 有NMOS升压晶体管的感测电路包含V0=0.146V和V1=0.193V作为平均值， 0.017V(对于 V0) 和 0.032V( 对于 V1) 作为标准差值， 且对于 50mV 的阈值电压， 感测时间 =2.600ns。 具有包含反馈路径的 NAND 电路且具有 PMOS 升压晶体管的感测电路包含 V0=0.245V 和 V1=0.242V 作为平均值， 0.026V( 对于 V0) 和 0.025V( 对于 V1) 作为标准差值， 且对于 50mV 的阈值电压， 感测时间 =0.965ns。 0045 因此， 与不具有升压晶体管的感测电路相比， 具有。
45、 NMOS 升压晶体管和用于控制负 载晶体管的栅极电压的反馈路径的感测电路稍微减少了感测时间， 同时还使感测裕度降 级， 而与不具有升压晶体管的感测电路相比， 具有 PMOS 升压晶体管和包含用于控制负载晶 体管的栅极电压的反馈路径的 NAND 电路的感测电路明显减少了感测时间， 且不发生感测 裕度降级。由于反馈布置增加了负载 PMOS 晶体管的输出电阻， 因此感测裕度得到增加。另 外， 升压晶体管改善了感测时间。 0046 参考图 5， 其揭示感测电路的操作方法的说明性实施例的流程图并将其大体指定 为 500。所述方法可由感测电路执行， 例如图 1 的感测电路 100、 图 2 的感测电路 。
46、200， 或图 3 的感测电路 300。 0047 如 502 处所示， 方法 500 包含通过 NAND 电路的输出控制施加到负载 PMOS 晶体管 的栅极电压， 所述 NAND 电路具有响应于控制信号的第一输入和耦合到负载 PMOS 晶体管的 端子的第二输入。举例来说， 在图 1 中， 负载 PMOS 晶体管 104 的端子 103 耦合到退化 PMOS 晶体管 102 的输出。作为另一实例， 施加到负载 PMOS 晶体管 104 的栅极电压由 NAND 电路 106 的输出 120 控制， 且 NAND 电路 106 具有响应于控制信号 (RE) 的第一输入 121 和耦合到 负载 PM。
47、OS 晶体管 104 的端子 103 的第二输入 123。 0048 所述方法进一步包含在 504 处响应于第二控制信号， 经由升压晶体管将电流提供 到箝位晶体管且在感测操作期间切断到箝位晶体管的电流。举例来说， 响应于升压信号 128， 升压PMOS晶体管108可将电流提供到箝位晶体管110， 且升压PMOS晶体管108可在感 测操作期间切断到箝位晶体管 110 的电流。 0049 通过利用退化 PMOS 以及通过由反馈路径和 NAND 电路控制负载 PMOS 的栅极电压， 可以增加感测裕度。通过利用升压晶体管， 可以增强感测时间。 0050 参考图 6， 描绘了包含电路 664 的电子装置。
48、的特定说明性实施例的框图并将其指 说 明 书 CN 103620684 A 10 7/10 页 11 定为 600， 所述电路 664 包含具有由 NAND 电路的输出控制的栅极的负载 PMOS。装置 600 可 为电子装置， 例如个人数字助理 (PDA)、 无线移动装置、 计算装置、 另一类型的装置， 或其任 何组合。装置 600 包含例如数字信号处理器 (DSP) 等处理器 610。处理器 610 耦合到可包 含电路 664 的存储器 632， 所述电路包含具有由 NAND 电路的输出控制的栅极的负载 PMOS。 举例来说， 电路 664 可为图 1 的感测电路 100、 图 2 的感测电。
49、路 200、 图 3 的感测电路 300， 或其任何组合。存储器 632 可为存储处理器指令 ( 例如软件 635) 的非暂时性计算机可读 媒体， 所述处理器指令可执行以使处理器 610 执行本文所述的方法中的任一者以控制电路 664 的操作。举例来说， 所述指令可包含用以通过 NAND 电路的输出控制施加到负载 p 沟道 金属氧化物半导体 (PMOS) 晶体管的栅极电压的指令， 所述 NAND 电路具有响应于控制信号 的第一输入和耦合到负载 PMOS 晶体管的源极的第二输入， 其中负载 PMOS 晶体管的源极进 一步耦合到退化 PMOS 晶体管的输出。在特定实施例中， 处理器 610 可集成到电子装置 600 中。 0051 编码器 - 解码器 ( 编解码器 )634、 显示控制器 626 和无线控制器 640 耦合到处理 器 610。显示控制器 626 耦合到显示器 628。扬声器 636 和麦克风 604 可耦合到编解码器 634。 0052 无线控制器 640 可耦合到无线天线 642。在特定实施例中， 处理器 61。