显示控制电路 【技术领域】
本发明涉及一种显示控制电路，控制从存储显示数据的随机存取存储器(RAM)向显示装置传送该显示数据，更具体地说，涉及一种在利用显示数据用的单端口RAM来保持显示数据并进行显示的电路中，可防止通过CPU对显示数据的写入/读出处理和从单端口RAM向显示装置传送显示数据的传送处理之间发生冲突的显示控制电路。
背景技术
内置单端口RAM，并通过CPU的控制对单端口RAM进行显示数据的写入/读出操作，同时，当显示数据从单端口RAM向显示屏(显示装置)传送时，写入/读出指令和显示读出的指令之间会发生冲突，从而导致显示数据可能遭到破坏。为了避免由于上述冲突所造成的数据破坏，目前采取了各种对应措施。例如，特开昭63-234316号公报公开了通过设置存取裁定电路，对存取的有效或无效进行控制的方法、以及确定在一定期间内可存取的对象地方法。此外，在特开2003-288202号公报的现有电路中，公开了在显示读出期间使标志位有效从而禁止来自CPU的存取的方法、以及用于改善由于写入/读出和显示读出的周期变长的缺点的内部同步电路。
特开昭63-234316号公报所公开的方法和特开2003-288202号公报所公开的现有电路采用的是在显示数据的读出期间使来自CPU的存取等待从而避免数据冲突的方式。如特开2003-288202号公报中所提出的问题那样，这种方式不仅增大了CPU侧的控制系统的负荷，也造成了通过RAM传送显示数据的周期变长。
在特开2003-288202号公报中，公开了通过使显示数据的读出请求等待，而使来自CPU的存取优先的电路。
在特开2003-288202号公报中，在显示数据的读出请求中发生来自CPU的存取时，必须有判断显示数据的读出是否结束的标志位，为了实现该标志位，需要设置延迟电路等，从而造成电路复杂化。另外，如果采用只通过延迟电路来确定显示读出期间的电路，则由于因制造条件的差异以及偏差所产生的延迟时间不同，因而，当因例如工厂等的改变而造成工艺条件改变时，要确认电路的动作是否出现问题，往往会发生诸如需要改变延迟电路的级数或改变晶体管尺寸等再设计的情况。
【发明内容】
鉴于上述问题，本发明的目的在于提供一种显示控制电路，不受制造条件的差异以及偏差的影响、可防止从存储显示数据的随机存取存储器向显示装置传送显示数据的传送处理与通过CPU对显示数据的写入/读出处理之间发生冲突。
为了实现上述目的，本发明的特征结构在于，内置有存储显示数据的随机存取存储器的显示控制电路包括：振荡电路，振荡产生用来规定传送期间的基准时钟，该传送期间是将前述显示数据从上述随机存取存储器向显示装置传送的传送期间；以及计数电路，对前述基准时钟的时钟数进行计数，通过前述计数电路对前述基准时钟进行计数来确定前述传送期间。
而且，本发明所涉及的显示控制电路的特征还在于，当前述振荡电路，在振荡停止时收到从前述随机存取存储器向前述显示装置的前述显示数据的传送请求时，则振荡开始；当在振荡时收到CPU发出的对前述随机存取存储器的存取请求时，则前述振荡停止；通过前述存取请求停止，使停止的前述振荡再次开始。
根据具有上述特征的本发明，将显示数据从随机存取存储器读出并向显示装置传送所需的传送期间是通过内置的振荡电路振荡所产生的基准时钟的计数电路的计数数目来确定的，因此，传送期间可通过逻辑电路的电路动作来保证。总之，即使由于制造条件或工作电压发生变化，而使伴随随机存取存储器的存取的电路延迟时间也发生变化时，振荡电路也将产生同样的电路延迟，从而使基准时钟的周期发生变化，传送期间也就会相应地变化，因此保证了传送期间。
并且，因为当振荡电路在振荡停止时收到从随机存取存储器向显示装置的显示数据的传送请求时开始振荡，所以在没有通过CPU对随机存取存储器的存取请求的情况下，传送期间随着传送请求而开始，并且显示数据的传送可以在该传送期间内结束。再有，因为当振荡电路在振荡中收到CPU发出的对上述随机存取存储器的存取请求时停止振荡；在上述存取请求结束时再次开始已停止的上述振荡，所以在显示数据的传送请求期间，发生了来自CPU的存取时，可以优先地处理该CPU的存取，在来自CPU的存取结束后，传送期间自动地开始，并执行显示数据的传送。其结果是，不需要由CPU方面确认显示数据传送结束，简化了电路结构，也减轻了CPU方面的控制负担。
【附图说明】
图1是本发明所涉及的显示控制电路的一个实施方式中关键电路的构成例的逻辑电路图。
图2是表示本发明所涉及的显示控制电路的一个实施方式中的工作时序的时序图。
图3是表示本发明所涉及的显示控制电路的一个实施方式中的工作时序的时序图。
图4是表示本发明所涉及的显示控制电路的一个实施方式中的工作时序的时序图。
【具体实施方式】
以下结合附图，对本发明所涉及的显示控制电路(以下适当地称为“本发明电路”)的一个实施方式进行说明。
图1示出本发明电路的控制电路部1的电路例。如图1所示，控制电路部1包括3个电路块2～4，输出用于定义传送期间的传送指令信号LOADar，该传送期间是从存储显示数据的随机存取存储器(以下称为“显示RAM”。未图示)读出显示数据并向显示装置(未图示)传送的传送期间。3个电路块2～4中的一个是含有产生第1基准时钟RING1和RING1B的第1振荡电路17的第1电路块2；另一个是含有产生第2基准时钟RING2和RING2B的第2振荡电路39并生成传送指令信号LOADar的第2电路块3；剩下的一个是构成对第1或第2基准时钟RING1B和RING2B的时钟数进行计数的计数电路的第3电路块4。
在图1中，在信号名的末尾加上了“B”的信号表示“L”(低电平)期间有效的信号，当存在以相同的信号名在末尾加上“B”和不加“B”的信号时，两个信号的信号电平为相互反相的关系。例如第1基准时钟RING1和RING1B。
从外部输入到控制电路部1的输入信号包括三个信号，即LOAD信号、SELCPU信号和ACLB信号。LOAD信号是显示数据的读取请求信号(从RAM向显示装置的传送请求信号)，SELCPU信号是CPU的存取请求信号。这两个信号的输入电平为“H”(高电平)期间是各个请求都有效的存取期间。ACLB信号是对控制电路部1整体的复位信号，其在“L”(低电平)期间将各电路块2～4复位。
而且，图1中的符号12、32、43、44所表示的逻辑电路是D型触发器，其在向时钟端CK的输入信号上升沿将输入到数据输入端D的输入信号值锁存，并将锁存的数据输出到数据输出端Q。从数据输出端QB输出数据输出端Q所输出的输出信号的反相信号。当向复位端R输入“H”信号时，输入数据的锁存被复位，数据输出端Q的输出变为“L”(低电平)。
第1振荡电路17和第2振荡电路39分别由环形振荡器(ringoscillator)构成，分别设置于第1振荡电路17和第2振荡电路39中的电路16和36是例如由偶数级的反相器电路纵向排列连接而成的延迟电路，用于调整各振荡电路17和39的振荡周期而设置。
接下来，参照图2～图4所示的时序图，对本发明电路的控制电路部1的动作进行说明。
首先，参照图2，假设在显示数据的传送请求与来自CPU的存取请求之间没有冲突的情况下，对控制电路部1进行概括说明。另外，在图2～图4中，LP表示基于例如液晶显示装置中的水平同步信号的信号，信号LP的“H”期间表示1水平线的显示期间。
通过LOAD信号的上升沿，第1电路块2的触发器12锁存“H”电平的输入数据，使内部信号LOADnew信号变为“H”。由于LOADnew信号变为“H”，使第1振荡电路17(环形振荡器电路)有效并开始振荡。当第3电路块4对RING1的脉冲计数3次时，RESET1信号变为“H”后，使第1电路块2和第3电路块4的触发器12、43、44复位。结果，LOADnew信号变为“L”，从而第1振荡电路17停止振荡。RESET1信号是基于第1基准时钟RING1B的、从第3电路块4输出的RESET信号。
在如图2所示的情况下，由于没有来自CPU的存取请求，SELCPU信号保持“L”，故第2电路块3的触发器32不工作，LOADar信号的波形与LOADnew信号相同。调整延迟电路16的晶体管尺寸和级数等，使从显示RAM读出(传送)显示数据可以在LOADar信号的“H”期间完成。
在如图1所示的控制电路部1中，通过对内部的第1振荡电路17的振荡周期进行计数来设置LOADar信号的“H”期间(相当于显示数据的传送期间)，因此，对于因电源电压等的变化而造成的延迟时间变化，必须确保对基准时钟进行3次计数，使动作在逻辑上不会发生变化。然而，由于基准时钟的振荡周期是由采用了延迟电路的环形振荡器构成的，故振荡周期会随着延迟电路16和36的延迟时间的变化而变化。
如图1所示的控制电路部1是在与显示RAM(未图示)相同的半导体衬底上构成的，因此显示RAM和控制电路部1可通过相同的制造工序制造。LOADar信号的“H”期间是通过对第1或第2振荡电路17、39的振荡周期进行计数而确定的，因此，在显示RAM的晶体管动作有延迟的情况下，分别含有延迟电路16、36的振荡电路17、39的动作也会延迟，并且LOADar信号的“H”期间也随着显示RAM的传送速度的降低而延长，从而防止了读出错误。
下面参照图3，对在显示数据的传送请求期间发生CPU的存取请求时的避免冲突的动作进行说明。
通过LOAD信号的上升沿，第1电路块2的触发器12锁存“H”电平，使LOADnew信号变为“H”。由于LOADnew信号变为“H”，使第1振荡电路17(环形振荡器电路)有效而开始振荡；但由于在第3电路块4的计数电路的计数工作结束之前发生了来自CPU的存取请求，而使SELCPU变为“H”，因此，表示冲突检测状态的LOADnew信号和SELCPU信号的逻辑积(AND：与)信号，即ABDCT信号变为“H”，第1电路块2和第3电路块4的触发器43、44复位，而LOADnew和LOADar信号变为“L”并且对显示RAM的读取(传送)操作中止，而只执行CPU的存取，从而回避了冲突。另外，在图1中，在第2电路块3中生成LOADnew信号和SELCPU信号的NAND(与非)信号，即ABDCTB信号，取代ABDCT信号变为“H”的动作，ABDCTB信号变为“L”。两者在逻辑上是完全等价的动作，由于执行触发器12、43、44的复位工作的信号是在“H”电平有效的信号，因此为了方便说明，采用ABDCT信号进行说明。
由于ABDCT信号变为“H”，故第2电路块3的触发器32的数据输入端子D前级的由2个NOR电路22、23所构成的锁存电路的NOR电路23的输出被锁存在“H”电平，第2电路块3的触发器32在SELCPU信号的下降沿时工作，使数据输出端Q的输出信号，即PLUS信号变为“H”，从而第2电路块3的第2振荡电路39开始振荡。换言之，第2电路块3是CPU的存取请求结束后开始工作的电路。与图2的说明同样地，第3电路块4对第2电路块3的振荡时钟(第2基准时钟)进行计数，当计数3个时钟，RESET2信号变为“H”后，使第1电路块2、第2电路块3和第3电路块4的各触发器复位。这样，PLUS信号也变为“L”，LOADar的“H”期间也随之结束。RESET2信号是基于第2基准时钟RING2B的、从第3电路块4输出的RESET信号。
通过使第2电路块3的延迟电路36的结构与第1电路块2的延迟电路16相同，从而第1电路块2所生成的显示数据的传送期间与第2电路块3所生成的显示数据的传送期间相同。因为第1电路块2所生成的LOADar信号最初的“H”期间被CPU的存取请求所中断，故显示数据的传送可能未结束。然而，由于在第2电路块3所生成的LOADar信号的第二次“H”期间从头开始传送显示RAM的显示数据(读取工作)，因此，可以确保显示数据的传送期间，并可靠地完成显示数据向显示装置的传送。
如上所述，根据本发明电路的控制电路部1，在显示数据的传送请求期间内发生CPU的存取请求时，可通过中止显示数据的传送处理来避免冲突，并在CPU的存取请求解除后，再次传送显示数据。
通过LOAD信号的上升沿，第1电路块2的触发器12锁存“H”电平，LOADnew信号变为“H”。然而，由于SELCPU的信号为“H”，故ABDCT信号立即变为“H”，使第1电路块2和第3电路块4的触发器12、43、44复位，虽然LOADnew信号和LOADar信号暂时变为“H”，但会立即变为“L”。这样，就避免了冲突。
当CPU的存取请求结束时，SELCPU信号下降，第2电路块3开始工作。与图3所示的对冲突的说明中所述的冲突解除(CPU的存取请求的解除)后的动作一样，第2电路块3的触发器32工作而使PLUS信号为“H”，第2电路块3的第2振荡电路39开始振荡。第2电路块3的振荡时钟(第2基准时钟)在第3电路块4的计数电路中进行计数，当计数3个时钟，RESET2信号变为“H”后，使第1电路块2、第2电路块3、和第3电路块4的全部触发器12、32、43、44复位。这样，PLUS信号也变为“L”，LOADar信号变为“L”，传送期间(LOADar信号的“H”期间)也随之结束。
如上所述，根据本发明电路的控制电路部1，在CPU的存取请求期间内发生显示数据的传送请求时，也可以避免冲突，并在CPU的存取请求解除后，再次传送显示数据。
在上述实施方式中，对下述电路结构进行了说明，即：本发明电路的控制电路部1由3个电路块构成，在第1电路块2中形成有第1振荡电路17，该第1振荡电路17一旦在振荡停止期间收到从显示RAM向显示装置传送显示数据的传送请求时便开始振荡；当在振荡时收到来自CPU的存取请求或计数电路对第1基准时钟的计数达到规定数(在上述实施方式为3次)时便停止振荡，在第2电路块3中形成有第2振荡电路39，该第2振荡电路39在振荡停止期间根据来自CPU的存取请求的解除(停止)而开始振荡；在振荡期间当计数电路对第2基准时钟的计数达到规定数时停止振荡。但是，也可以将第1振荡电路17与第2振荡电路39的功能一体化构成。也就是说，也可以采用下述结构：1个振荡电路，当在振荡停止期间收到从显示RAM向显示装置传送显示数据的传送请求时开始振荡；在振荡过程中收到来自CPU的存取请求时停止振荡；根据存取请求的解除(停止)而再次开始振荡。
虽然根据一个优选的实施方式对本发明进行了说明，但本领域的一般技术人员可以做出各种不超出本发明的范围的修改和变更。本发明的范围由权利要求所表示。