半导体器件.pdf

摘要
申请专利号：	CN201310447622.4	申请日：	2013.09.25
公开号：	CN103678012A	公开日：	2014.03.26
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|著录事项变更IPC(主分类):G06F 11/00变更事项:申请人变更前:瑞萨电子株式会社变更后:瑞萨电子株式会社变更事项:地址变更前:日本神奈川县变更后:日本东京都\|\|\|实质审查的生效 IPC(主分类):G06F 11/00申请日:20130925\|\|\|公开
IPC分类号：	G06F11/00	主分类号：	G06F11/00
申请人：	瑞萨电子株式会社
发明人：	中村茂树; 森信太郎; 时冈良宜; 富上健司
地址：	日本神奈川县
优先权：	2012.09.26 JP 2012-212562
专利代理机构：	北京市金杜律师事务所 11256	代理人：	王茂华
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内容摘要

本发明的实施例提供一种具有可以可靠地检测电源电压减少的上电复位电路的半导体器件。在半导体器件上提供的上电复位电路包括：第一比较电路，其比较初级电压与参考电压；以及第二比较电路，其比较次级电压与参考值。上电复位电路基于第一比较电路和第二比较电路的比较结果发出复位信号。

权利要求书

权利要求书
1.  一种半导体器件，包括：
电源电路，其基于外部电源电压生成内部电源电压；
参考电压生成电路，其基于所述外部电源电压生成参考电压；
内部电路，其通过所述内部电源电压操作；以及
上电复位电路，其向所述内部电路输出复位信号，
其中所述上电复位电路包括：
第一比较电路，其生成第一比较信号；
第二比较电路，其生成第二比较信号；以及
输出电路，其接收所述第一比较信号和所述第二比较信号作为输入信号并且生成所述复位信号，
其中所述第一比较电路在所述外部电源电压或者与所述外部电源电压成比例的电压超过所述参考电压时去激活所述第一比较信号，
所述第二比较电路在所述内部电源电压或者与所述内部电源电压成比例的电压超过所述参考电压时去激活所述第二比较信号，
所述输出电路在所述输入信号中的至少一个输入信号被激活时激活所述复位信号。

2.  根据权利要求1所述的半导体器件，
其中所述上电复位电路还包括生成第三比较信号的第三比较电路，
其中所述输出电路还接收所述第三比较信号作为输入信号，
其中所述第三比较电路包括：
增强型PMOS晶体管，其连接于接收所述外部电源电压的节点与中间节点之间并且在栅极接收接地电压；
耗尽型NMOS晶体管，其连接于所述中间节点与所述接地电压被给予到的接地节点之间并且在栅极接收所述接地电压；以及
第一逻辑门，其生成根据所述中间节点的所述电压的逻辑电平的所述第三比较信号，并且
其中所述第一逻辑门在所述中间节点的所述电压超过输入阈值电压时去激活所述第三比较信号。

3.  根据权利要求2所述的半导体器件，
其中所述第三比较电路还包括与所述NMOS晶体管串联连接于所述NMOS晶体管与所述接地节点之间的电阻元件。

4.  根据权利要求2所述的半导体器件，
其中所述参考电压生成电路包括：
带隙参考电路；以及
启动电路，其生成在上电时进入激活状态并且在所述带隙参考电路的操作之后进入去激活状态的启动信号，并且向所述带隙参考电路输出所述启动信号，
其中所述输出电路还接收所述启动信号作为输入信号。

5.  根据权利要求4所述的半导体器件，
其中所述输出电路包括：
第二逻辑门，其在所述第三比较信号和所述启动信号中的至少一个信号被激活时激活信号以输出；
第一延迟电路，其延迟在所述第二逻辑门的所述输出信号从激活状态切换成去激活状态时的定时；
第三逻辑门，其在所述第一延迟电路的输出信号、所述第一比较信号和所述第二比较信号中的至少一个信号被激活时激活输出信号；以及
第二延迟电路，其延迟在所述第三逻辑门的所述输出信号从激活状态切换成去激活状态时的定时，
其中所述内部电路接收所述第二延迟电路的输出信号作为所述复位信号。

6.  根据权利要求1所述的半导体器件，还包括：
内部电源端子，其通过连接到所述电源电路的输出节点来接收所述内部电源电压，
其中提供所述内部电源端子以便在所述内部电源端子与接地节点之间连接外部电容器。

说明书

说明书半导体器件
相关申请的交叉引用
包括说明书、说明书附图和说明书摘要的、于2012年9月26日提交的第2012-212562号日本专利申请的公开内容通过完全引用而并入于此。
技术领域
本发明涉及一种具有上电复位电路的半导体器件。
背景技术
上电复位电路在上电时或者在电源电压减少时输出进入激活状态（活跃）的复位信号以便防止系统的故障。在复位信号进入去激活（inactivated）状态时（即在释放复位时）执行系统的初始化操作。
作为上电复位电路，有比较电源电压与参考电压的已知比较器。例如公开号为1994-150029的日本专利申请（专利文献1）公开一种具有比较器的复位控制器件，该比较器用于比较向微计算机供应的外部电源电压与电平互不相同的多个参考电平。
作为其它类型的上电复位电路，有增强型PMOS（正沟道金属氧化物半导体）晶体管、耗尽型NMOS（负沟道MOS）晶体管和输出复位信号的反相器（例如参阅公开号为2012-34101的日本专利申请（专利文献2））。PMOS晶体管和NMOS晶体管串联连接于电源节点与接地节点之间。向反相器输入PMOS晶体管和NMOS晶体管的连接节点的电压。
发明内容
一般而言，在半导体器件（诸如微计算机单元）中，提供通过降低外部电源电压（初级电压）来生成内部电源电压（次级电压）的适当电压电平的片上调节器。另外，经常附着外部电容以便稳定次级电压。在这一情况下，由于即使初级电压减少，外部电容仍然维持次级电压，所以初级电压的值和次级电压的值互不相同。因此有其中不能在常规上电复位电路中可靠地检测电源电压减少的情况。
其它问题和新特征将从本说明书的描述和附图中变得清楚。
根据一个实施例的半导体器件具有的上电复位电路包括：第一比较电路，其比较初级电压与参考电压；以及第二比较电路，其比较次级电压与参考值。上电复位电路基于第一比较电路和第二比较电路的比较结果发出复位信号。
根据以上描述的一个实施例，可以提供具有如下上电复位电路的半导体器件，该上电复位电路可以可靠地检测电源电压减少。
附图说明
图1是用于说明总体MCU的使用状态的图；
图2是用于说明在图1的MCU中并入的上电复位电路的图；
图3是示出图2的上电复位电路的每个部分的电压波形的时序图；
图4是示出根据第二实施例的半导体器件（MCU）的配置的框图；
图5是示出图4的用于低电压检测的提取比较电路的电路图；
图6是示出图5的比较电路的每个部分的电压波形的时序图；
图7是示出图4的上电复位电路的每个部分的电压波形的时序图；
图8是用于说明图4的上电复位电路的效果的图；
图9是示出图5的比较电路的修改的图；
图10是示出根据第三实施例的半导体器件中的上电复位电路的配置的框图；并且
图11是示出图10的上电复位电路的每个部分的电压波形的时序图。
具体实施方式
下文将参照附图具体说明每个实施例。下文将说明MCU（微计算机单元）作为并入上电复位电路的半导体器件的一个示例。将注意在以下说明中，相同符号附于相同或者对应部分，并且可以不重复其说明。
<第一实施例>
[半导体器件的总体配置]
图1是用于说明总体MCU的使用状态的图。参照图1，MCU1包括：接收外部电源电压（初级电压）VCC的外部电源端子T1；以及接收接地电压GND的接地端子T0。接地端子T0连接到电源（电池等）2的负电极。外部电源端子T1通过调节器3连接到电源2的正电极。提供调节器3用于稳定初级电压VCC。
在MCU1中还提供从在MCU1以内提供的内部电源电路接收内部电源电压（次级电压）VDD的内部电源端子T2。内部电源电路基于初级电压VCC生成如下内部电源电压（次级电压）VDD，该内部电源电压（次级电压）VDD用作芯片中的逻辑电路的操作电压。外界的外部电容4连接于内部电源端子T2与接地端子T0之间以便稳定次级电压VDD。
[上电复位电路的配置]
图2是用于说明在图1的MCU中并入的上电复位电路的图。参照图2，MCU1包括：片上调节器（内部电源电路）5；上电复位电路PORa；以及参考电压生成电路20。
片上调节器5通过降低初级电压VCC来生成次级电压VDD的适当电压电平作为参考电压。向内部电路6供应次级电压VDD作为操作电压。
上电复位电路PORa在上电时或者在电源电压减少时（即在电源电压不多于参考值时）发出进入激活状态（活跃）的复位信号RS。在复位信号RS进入去激活状态时（即在释放复位时），内部电路6执行初始化操作。这防止内部电路6在不多于参考电压的电源电压操作以由此防止MCU1的故障。
如图2中所示，上电复位电路PORa包括：比较电路CMP1，其比较初级电压VCC或者与之成比例的电压与参考电压Vref；比较电路CMP2，其比较次级电压VDD或者与之成比例的电压与参考电压Vref；以及输出电路30。比较电路CMP1和CMP2中的每个比较电路包括：变压器11（11A，11B）；以及比较器12（12A，12B）。希望使用迟滞比较器作为比较器12。
在比较电路CMP1中，变压器11A例如输出通过用电阻分压划分初级电压VCC而获得的电压。如果分压比为k1（0<k1≤1），则向比较器12A的负端子（反相输入端子）输入k1×VCC。向比较器12A的正端子（非反相输入端子）输入在参考电压生成电路20中生成的参考电压Vref。在参考电压Vref大于k1×VCC时，比较器12A输出进入激活状态（在图2的情况下为高电平（H电平））的信号。
类似地，在比较电路CMP2中，变压器11B例如输出通过用电阻分压划分次级电压VDD而获得的电压。如果分压比为k2（0<k2≤1），则向比较器12B的负端子（反相输入端子）输入k2×VDD。向比较器12B的正端子（非反相输入端子）输入在参考电压生成电路20中生成的参考电压Vref。在参考电压Vref大于k2×VDD时，比较器12B输出进入激活状态（在图2的情况下为高电平（H电平））的信号。
在激活比较电路CMP1和CMP2中的任一比较电路的输出信号时，输出电路30输出激活状态（在图2的情况下为低电平（L电平））的复位信号RS。
更具体而言，输出电路30包括：OR门31；以及反相器32。OR门31执行比较电路CMP1的输出信号和比较电路CMP2的输出信号的OR运算并且输出计算结果。反相器32生成其中OR门31的输出信号的逻辑电平已经被反转的信号并且向内部电路6输出该信号作为复位信号RS。在复位信号RS进入去激活状态（H电平）时（即在释放复位时），内部电路6执行初始化操作。
上电复位电路PORa的以上描述的元件中的每个元件除了末级反相器32之外通过初级电压VCC操作。反相器32通过次级电压VDD操作并且由此将复位信号RS的电压电平转换成VDD电平。
[上电复位电路的操作]
图3是示出图2的上电复位电路的每个部分的电压波形的时序图。图3示出如下情况，在该情况下，在初级电压VCC和次级电压VDD分别在上电之后被稳定作为额定电压VH1和VH2之后，它们暂时减少。次级电压VDD的改变被图2中所示外部电容4比初级电压VCC的改变延迟更多。
然而为了简化，基于以下假设创建图3的波形图表。即假设未使用图2的变压器11A和11B（分压比k1和k2可以分别视为等于1）。假设比较器12A和12B不是迟滞比较器并且简单地比较电源电压（分别为初级电压VCC和次级电压VDD）与参考电压Vref（恒定电压VR）。假设在初级电压VCC大于操作下限电压VL时，参考电压生成电路20输出恒定电压VR作为参考电压Vref。在初级电压VCC不多于操作下限电压VL时，参考电压生成电路20设置比较器12A和12B的输出电压（即比较电路CMP1和CMP2）为0。
如图3中所示，在上电时，在初级电压VCC低于参考电压VR并且高于操作下限电压VL时（即对于从时间t1到t2的时段内），比较电路CMP1输出H电平信号。在次级电压VDD低于参考电压VR并且初级电压VCC高于操作下限电压VL时（即对于从时间t1到时间t3的时段），比较电路CMP2输出H电平信号。因而在上电时，复位信号RS对于从时间t1到t3的时段处于激活状态（L电平）。在时间t3释放复位，并且内部电路6由此执行初始化操作。
如以上描述的那样，在上电时，监视初级电压VCC和次级电压VDD二者，并且由此可以可靠地发出复位信号。
接着，在电源电压从额定电压减少时，在初级电压VCC低于参考电压VR并且高于操作下限电压VL的情况下（即对于从时间t4到t5的时段），比较电路CMP1输出H电平信号。与这一点对照，比较电路CMP2的输出信号未进入激活状态（H电平）。这是因为虽然次级电压VDD在时间t6之后变得低于参考电压VR，但是初级电压VCC已经低于操作下限电压VL。
同时，在初级电压VCC在时间t7迅速增加时，延迟参考电压生成电路20的响应，因此比较电路CMP1的输出信号未进入激活状态（H电平）。与这一点对照，在附着用于稳定次级电压的外部电容时，次级电压VDD的改变变得适度。因而，在次级电压VDD低于参考电压VR并且初级电压VCC高于参考电压生成电路20的操作下限电压VL时（即对于从时间t7到时间t8的时段），比较电路CMP2输出H电平信号。作为这一点的结果，在时间t8释放复位信号，并且内部电路6由此执行初始化操作。
然而在初级电压VCC暂时减少时，在次级电压VDD的减少为小并且次级电压VDD超过参考电压VR的情况下，也未激活比较电路CMP2的输出信号。因此可能未发出复位信号。将在第二实施例中应对这一问题。
[第一实施例的效果]
常规上电复位电路仅监视初级电压VCC和次级电压VDD中的任一电压作为目标并且通过检测作为待监视的目标的初级电压或者次级电压的减少来激活复位信号（也称为“发出复位信号”）。在这一情况下，由于初级电压和次级电压根据MCU的操作状况而未必相互相同，所以不能总是仅通过监视一个电源电压来以适当的定时发出内部复位信号。原因是将在外界添加的电容（外部电容）一般安装于MCU的次级电压系统中，因而差值通过外部电容的充电和放电而出现于初级电压与次级电压之间。
例如有如下情况，在该情况下，如在图3的从时间t2到t3的时段中那样，即使初级电压VCC落在可操作电压区域中，次级电压VDD仍然未满足可操作电压区域。在这一情况下，有如下问题，该问题为在仅监视初级电压VCC作为目标时，在次级电压VDD达到可操作电压区域之前释放复位。有如下问题，其中在次级电压通过负载电流的迅速增加而迅速下降以在无操作保证的电压区域中时也未发出内部复位信号。如以上描述的那样，在仅监视初级电压时难以保证整个MCU中的电路的稳定的操作。
反言之，在仅监视次级电压VDD作为目标时，通过MCU的内部电路的操作来确定次级电压，因此变得难以让用户添加外部电路来调整电源的稳定性、瞬态特性等。另外，变得难以实施如下故障保护功能，在该故障保护功能中，在次级电压VDD减少之前响应于初级电压VCC的减少来预先保存MCU的内部状态。
在第一实施例的上电复位电路中，监视初级电压VCC和次级电压VDD，并且在任一电压减少至低于参考值时发出（激活）内部复位信号，因此可以更可靠地执行系统在电源减少时的初始化操作。
<第二实施例>
[第二实施例的问题]
在初级电压VCC被供应到的电路的功耗暂时迅速增加时，初级电压VCC暂时减少。具体而言，在从电池供应初级电压或者通过高电容的电容器稳定初级电压时，初级电压VCC的减少经常出现。在这一情况下，在第一实施例中所示上电复位电路中可能不发出复位信号。
第一实施例的上电复位电路利用比较电源电压（初级电压VCC和次级电压VDD）与参考电压的比较器。尽管这一类型的上电复位电路具有能够抑制参考电压变化的优点，但是操作电压区域受限。因此，在初级电压VCC从比操作下限电压（图3的VL）更少的电压迅速上升时，用于初级电压的检测电路（图2的比较电路CMP1）不能发出复位信号。
在另一方面，在附着用于稳定次级电压的外部电容时，次级电压VDD的改变变得适度。然而，在次级电压VDD未由于初级电压VCC的暂时减少而减少至参考电压时，用于次级电压的检测电路（图2的比较电路CMP2）也不能发出复位信号。
在第二实施例的上电复位电路PORb中，为了解决以上描述的问题，添加可以通过不多于参考电压的低电压来可靠地发出复位信号的比较电路CMP3。
[上电复位电路的配置]
图4是示出根据第二实施例的半导体器件（MCU）的配置的框图。参照图4，在MCU1A中提供的上电复位电路PORb与图2的上电复位电路PORa不同在于还包括用于低电压检测的比较电路CMP3这一点。另外，图4的输出电路30A与图2的输出电路30不同在于包括具有三个输入的OR门33而不是具有两个输入的OR门31这一点。在比较电路CMP1、CMP2和CMP3中的任一比较电路处于激活状态（H电平）时，输出电路30A输出激活状态（L电平）的复位信号RS。由于图4的其它点与图2的其它点相同，所以向相同或者对应部分分配相同符号并且未重复其说明。
[用于低电压检测的比较电路的配置和操作]
图5是示出图4的用于低电压检测的提取比较电路的电路图。参照图5，比较电路CMP3包括：增强型PMOS晶体管41；耗尽型NMOS晶体管（也称为“DMOS晶体管”）42；电容元件43；以及反相器44。
PMOS晶体管41连接于电源端子T1（施加初级电压VCC）与中间节点ND1之间。DMOS晶体管42连接于中间节点ND1与接地端子T0（施加接地电压GND）之间。电容元件43与DMOS晶体管42并联连接于中间节点ND1与接地端子T0之间。反相器44通过接收初级电压VCC来操作，在中间节点ND1的电压不多于输入阈值电压VTH时输出H电平信号，并且在中间节点ND1的电压超过输入阈值电压VTH时输出L电平信号。
图6是示出图5的比较电路的每个部分的电压波形的时序图。图6示出在接通初级电压VCC之后的中间节点ND1的电压改变和反相器44的输出节点ND2的电压改变。下文将参照图5和6说明比较电路CMP3的操作。
耗尽型DMOS晶体管42即使电源电压为0V仍然可以操作，因为它具有负阈值电压值。因而，在电源电压在时间t1为0V时，中间节点ND1保持在0V，并且已经初始化电容元件43的电压为0V。
尽管在PMOS晶体管41的栅极与元件之间的电压在上电之后不多于晶体管的阈值电压，但是中间节点ND1的电势保持在0V。此后，在电源电压VCC上升并且PMOS晶体管41的电流驱动力变得大于DMOS晶体管42的电流驱动力时，中间节点ND1的电势上升。在中间节点ND1的电势（在时间t2）超过反相器44的输入阈值电压VTH时，反相器44的输出改变成去激活状态（L电平）。
虽然电流在时间t2之后总是从PMOS晶体管41流向DMOS晶体管42，但是这一电流路径仅包括MOS晶体管，因此即使电源电压VCC波动，仍然保持流过电流路径的电流的值基本上恒定。由于流过电流路径的电流的量值主要依赖于DMOS晶体管42的驱动力，所以增加DMOS晶体管42的晶体管沟道长度L或者缩小晶体管沟道宽度以便使电流值更小是有效的。
[上电复位电路的操作]
图7是示出图4的上电复位电路的每个部分的电压波形的时序图。与图3的情况相似，图7示出如下情况，在该情况下，在初级电压VCC和次级电压VDD分别在上电之后被稳定作为额定电压VH1和VH2之后，它们暂时减少。次级电压VDD的改变被图4中所示外部电容4比初级电压VCC的改变延迟更多。然而，不同于图3的情况，在初级电压VCC暂时减少时的时间段中，次级电压VDD保持在比参考电压VR更大的值。
为了简化而进行与图3的情况相似的假设。即假设未使用图4的变压器11A和11B（分压比k1和k2可以分别视为等于1）。假设比较器12A和12B不是迟滞比较器并且简单地比较电源电压（分别为初级电压VCC和次级电压VDD）与参考电压VR。假设在初级电压VCC大于操作下限电压VL时，参考电压生成电路20输出恒定电压VR作为参考电压Vref。在初级电压VCC不多于操作下限电压VL时，参考电压生成电路20设置比较器12A和12B（即比较电路CMP1和CMP2）的输出电压为0。
如图7中所示，在上电时，在初级电压VCC低于参考电压VR并且高于操作下限电压VL时（即对于从时间t1到t3的时段），比较电路CMP1输出H电平信号。在次级电压VDD低于参考电压VR并且初级电压VCC高于操作下限电压VL时（即对于从时间t1到时间t4的时段），比较电路CMP2输出H电平信号。在中间节点ND1的电压低于反相器44的输入阈值电压VTH时（对于图7中的从时间t0到时间t2的时段），比较电路CMP3输出H电平信号。因而，在上电时，复位信号RS对于从时间t0到t4的时段处于激活状态（L电平），在时间t4释放复位，并且内部电路6由此执行初始化操作。
接着，在电源电压从额定电压减少时，在初级电压VCC低于参考电压VR并且高于操作下限电压的情况下（即对于从时间t5到t7的时段），比较电路CMP1输出H电平信号。由于次级电压VDD未变得低于参考电压VR，所以比较电路CMP2的输出信号未进入激活状态（H电平）。在中间节点ND1的电压（在图7中的时间t6之后）不多于反相器44的输入阈值电压VTH时，比较电路CMP3输出H电平信号。
在另一方面，在初级电压VCC在时间t8迅速上升时，延迟参考电压生成电路20的响应，因此比较电路CM1的输出信号未进入激活状态（H电平）。由于次级电压VDD未变得低于参考电压VR，所以比较电路CMP2的输出信号未进入激活状态（H电平）。在比较电路CMP3中，中间节点ND1的电压的改变如图6中说明的那样变得比初级电压VCC的改变更适度。因此，比较电路CMP3的输出信号在时间t9之后处于激活状态（L电平）。
因而，在电源电压在图7中暂时减少时，复位信号对于从时间 t5到t9的时段处于激活状态（L电平）。在时间t9释放复位，并且内部电路6由此执行初始化操作。
[第二实施例的效果]
图8是用于说明图4的上电复位电路的效果的图。参照图4和8，第二实施例的上电复位电路PORb具有比较电路CMP1和CMP3这两个类型的电路作为用于监视初级电压VCC的电路。
构成比较电路CMP1的比较器12A比较初级电压VCC或者与之成比例的电压与参考电压生成电路20生成的参考电压。由于通常使用迟滞比较器作为比较器12A，所以在释放复位时的参考值VRH和在设置复位时的参考值VRL互不相同。由于参考电压由包括带隙参考电路等的参考电压生成电路20生成，所以有能够使参考电压的值变化的相对小的优点。然而，参考电压生成电路20未在不多于操作下限电压VL的电压操作，因此其中比较电路CMP1的可操作区域受限的点引起问题。因此，在初级电压VCC从比操作下限电压VL更少的电压（不确定的操作电压）迅速上升时，比较电路CMP1不能发出复位信号。
在另一方面，在图4的中间节点ND1的电压变得低于反相器44的输入阈值电压时，比较电路CMP3发出复位信号（输出信号变成H电平）。另外，比较电路CMP3即使在初级电压VCC迅速上升时仍然可以发出复位信号，然而有在释放复位时初级电压VCC的值变化比较大的缺点。
因而，组合比较电路CMP1和CMP3，并且由此可以独立于初级电压VCC的激活开始电压和在激活电源时初级电压VCC的增加速度来可靠地发出复位信号。
[修改]
图9是示出图5的比较电路的修改的图。参照图9，比较电路CMP3A与图5的比较电路CMP3不同在于还包括连接于耗散型NMOS晶体管42的源极与接地端子T0之间的电阻元件45这一点。由于图9的其它点与图5的其它点相同，所以向相同或者对应部分分配相同符号并且未重复其说明。
在图5的比较电路CMP3中，在延长DMOS晶体管42的沟道长度L或者缩小其沟道宽度W以便使在复位释放之后的电流值更小，DMOS晶体管42的阈值电压逐渐变得更大。因此，变得难以维持耗散型晶体管的特性。因而，通过提供电阻元件45来使在复位释放之后的电流值小得多而维持DMOS晶体管42的阈值电压为负值。
另外，有通过提供电阻元件45来抑制流过DMOS晶体管42的电流的温度依赖性这样的效果。例如，如果DMOS晶体管42的漏极电流由于温度改变而增加，则抑制漏极电流的增加，因为在DMOS晶体管42的栅极与源极之间的电压减少。
<第三实施例>
[上电复位电路的配置]
图10是示出根据第三实施例的半导体器件中的上电复位电路的配置的框图。参照图10，第三实施例中的上电复位电路PORc是通过修改第二实施例（图4）的上电复位电路而获得的电路，使得可以更可靠地发出复位信号。
参照图10，上电复位电路PORc包括：比较电路CMP1、CMP2和CMP3A；以及输出电路30B。比较电路CMP1和CMP2的配置与图2和4中说明的配置基本上相同。然而，图10示出电阻分压电路而不是变压器11A和11B。在比较器12A和12B处提供下电端子PD。比较器12A和12B在向下电端子PD输入的启动信号STR进入去激活状态（L电平）时开始操作。比较电路CMP3A与图9中说明的比较电路相同。
输出电路30B包括：OR门34；逻辑门35；延迟电路DLY1和DLY2；以及噪声消除器36。OR门34执行比较电路CMP3A的输出信号和启动信号STR的OR运算。在第三实施例的上电复位电路PORc中，也使用从参考电压生成电路20输出的启动信号STR作为用作原信号以生成复位信号的信号。
如图10中所示，参考电压生成电路20包括：BGR（带隙参考）电路21；生成启动信号STR的启动电路22；以及基于带隙参考电路21的输出电压生成参考电压Vref的输出电路23。启动电路22是向带隙参考电路21给予强制电压（启动信号STR）以便使带隙参考电路21在上电时立即稳定地操作的电路。启动电路22从带隙参考电路21接收电压信号并且在带隙参考电路21稳定地操作时设置强制电压（启动信号STR）为零，并且由此电压信号超出阈值。因而，启动信号STR已经改变成去激活状态（L电平），并且由此可以检测到参考电压生成电路20稳定地操作。
延迟电路DLY1延迟OR门34的输出信号的下降沿的定时。即延迟电路DLY1延迟在比较电路CMP3A和启动信号STR从激活状态（H电平）改变成去激活状态（L电平）时的定时。作为结果，直至参考电压生成电路20生成的参考电压Vref上升至稳定电压VR并且比较电路CMP1可以可靠地检测电源电压VCC，可以可靠地维持复位信号的激活状态。
逻辑门35执行比较电路CMP1和CMP2的每个输出信号与延迟电路DLY1的输出信号的OR运算并且输出其中计算结果的逻辑电平已经被反转的信号。通过耦合图4的OR门33和反相器32来获得逻辑门35。在噪声消除器36去除逻辑门35的输出信号的噪声之后向延迟电路DLY2输入该输出信号。
延迟电路DLY2延迟通过噪声消除器36接收的逻辑门35的输出信号的上升沿的定时。即延迟电路DLY2延迟在逻辑门35的输出信号从激活状态（L电平）改变成去激活状态（H电平）时的定时。作为结果，可以可靠地维持复位信号的激活状态直至次级电压VDD在上电时上升至稳定电压电平。
由于具有以上描述的配置的上电复位电路PORc通过接收初级电压VCC来操作，所以从上电复位电路PORc输出的复位信号RSa是VCC电平信号。复位信号RSa通过由次级电压VDD操作的缓冲器转换成VDD电平复位信号RSb。
[上电复位电路的操作]
图11是示出图10的上电复位电路的每个部分的电压波形的时序图。图11以从上起的顺序示出初级电压VCC和次级电压VDD、从参考电压生成电路20输出的参考电压Vref、启动信号STR、比较电路CMP3A的输出信号、延迟电路DLY1的输出信号、比较电路CMP2和CMP1的输出信号以及延迟电路DLY2的输出信号。
图11还示出次级电压VDD的波形：在次级电压VDD在上电时从零电压增加的情况下的波形（实线）；以及在次级电压VDD由于初级电压VCC暂时减少至0V而从中间电压恢复的情况下的波形（虚线）。
将注意为了简化，图11示出其中比较初级电压VCC与参考电压VR1的情况以及其中比较次级电压VDD与参考电压VR2的情况。如果分别设置图10的变压器11A和11B的分压比为k1和k2并且设置参考电压Vref的稳定电压值为VR，则在图10的比较器12A中，比较k1×VCC与参考电压VR与比较初级电压VCC与参考电压VR1（=VR/k1）相同。类似地，在图10的比较器12B中，比较k2×VDD与参考电压VR与比较次级电压VDD与参考电压VR2（=VR/k2）相同。
参照图10和11，将首先说明其中初级电压VCC和次级电压VDD二者在上电时从0V增加的情况。在这一情况下，比较电路CMP3A的输出信号和启动信号STR与上电基本上同时上升。
此后，比较电路CMP3A的输出信号在时间t1改变成去激活状态（L电平），并且启动信号STR在时间t2改变成去激活状态（L电平）。启动信号STR在时间t2返回到去激活状态（L电平），并且由此构成比较电路CMP1和CMP2的比较器12A和12B分别开始操作。
延迟电路DLY1的输出信号在从时间t2流逝预定延迟时间之后的时间t3改变成去激活状态（L电平）。由于参考电压Vref在时间t3可靠地具有指示稳定状态的值VR，所以可以使比较电路CMP1和CMP2稳定地操作。
此后，由于初级电压VCC在时间t4达到参考电压VR1，所以比较电路CMP1的输出信号改变成去激活状态（L电平）。由于次级电压VDD还在后续时间t5达到参考电压VR2，所以比较电路CMP2的输出信号切换成去激活状态（L电平）。
延迟电路DLY2的输出信号（即复位信号RSa或者RSb）在从比较电路CMP2的输出信号切换成去激活状态时的时间t5流逝预定延迟时间TD之后的时间t7改变成去激活状态（H电平）。由于次级电压VDD（实线）在这一时间t7已经几乎达到稳定电压，所以可以使MCU的内部电路稳定地操作。
接着，将说明其中初级电压VCC在暂时减少至0V之后恢复成稳定电压的情况。在这一情况下，次级电压VDD（虚线）从中间电压恢复成稳定电压。虽然次级电压VDD（虚线）在时间t01达到参考电压VR2，但是启动信号STR未在这一时间返回到去激活状态（L电平）。因而，比较电路CMP2的输出信号（虚线）保持处于去激活状态（L电平）。即未从比较电路CMP2发出复位信号。
作为这一点的结果，延迟电路DLY2（即复位信号RSa或者RSb）的输出信号（虚线）在从比较电路CMP1的输出信号改变成去激活状态（L电平）之后流逝预定延迟时间TD之后的时间t6改变成去激活状态（H电平）。由于次级电压VDD（虚线）在这一时间t6已经几乎达到稳定电压，所以可以使MCU的内部电路稳定地操作。
[第三实施例的效果]
如以上描述的那样，在图10的上电复位电路PORc中，输出电路30B除了比较电路CMP1、CMP2和CMP3A的输出信号中的每个输出信号之外还接收启动信号STR。由于也基于启动信号STR生成复位信号，所以可以在低电压时更可靠地发出复位信号。
输出电路30B基本上在比较电路CMP1、CMP2和CMP3A的输出信号中的每个输出信号以及启动信号STR处于激活状态（在图10的情况下为H电平）时生成进入激活状态（L电平）的复位信号 RSa或者RSb。另外，在图10的输出电路30B中，提供延迟电路DLY1和DLY2，并且由此延伸在复位信号RSa或者RSb处于激活状态（L电平）时的时段。作为这一点的结果，可以保持复位信号RSa或者RSb的激活状态直至次级电压VDD在上电时可靠地上升。
前文虽然已经基于实施例具体说明本发明人创造的本发明，但是本发明不限于以上描述的实施例，并且无需赘言，可以进行各种改变而未脱离本发明的精神实质。
例如虽然作为实施例已经描述添加外界外部电容用于稳定次级电压VDD，但是可以肯定地使用这样的外部电容作为用于MCU的操作电压供应源。例如在MCU执行间歇操作的情况下，虽然根据作为基本操作电流供应源的初级电压VCC的供应来执行上电复位操作，但是可以使用外部电容中积累的电荷作为主要操作电流源。在这样的操作中，可以仅执行片上调节器的输出控制，使得根据外部电容中积累的电荷的减少来供应从初级电压VCC生成的次级电压VDD。

资源描述

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1、(10)申请公布号 CN 103678012 A (43)申请公布日 2014.03.26 CN 103678012 A (21)申请号 201310447622.4 (22)申请日 2013.09.25 2012-212562 2012.09.26 JP G06F 11/00(2006.01) (71)申请人瑞萨电子株式会社地址日本神奈川县 (72)发明人中村茂树森信太郎时冈良宜富上健司 (74)专利代理机构北京市金杜律师事务所 11256 代理人王茂华 (54) 发明名称半导体器件 (57) 摘要本发明的实施例提供一种具有可以可靠地检测电源电压减少的上电复位电路的半。

2、导体器件。在半导体器件上提供的上电复位电路包括：第一比较电路，其比较初级电压与参考电压；以及第二比较电路，其比较次级电压与参考值。上电复位电路基于第一比较电路和第二比较电路的比较结果发出复位信号。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页说明书 9 页附图 8 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书2页说明书9页附图8页 (10)申请公布号 CN 103678012 A CN 103678012 A 1/2 页 2 1. 一种半导体器件，包括：电源电路，其基于外部电源电压生成内部电源电压；参考。

3、电压生成电路，其基于所述外部电源电压生成参考电压；内部电路，其通过所述内部电源电压操作；以及上电复位电路，其向所述内部电路输出复位信号，其中所述上电复位电路包括：第一比较电路，其生成第一比较信号；第二比较电路，其生成第二比较信号；以及输出电路，其接收所述第一比较信号和所述第二比较信号作为输入信号并且生成所述复位信号，其中所述第一比较电路在所述外部电源电压或者与所述外部电源电压成比例的电压超过所述参考电压时去激活所述第一比较信号，所述第二比较电路在所述内部电源电压或者与所述内部电源电压成比例的电压超过所述参考电压时去激活所述第二比较信号，所述输出。

4、电路在所述输入信号中的至少一个输入信号被激活时激活所述复位信号。 2. 根据权利要求 1 所述的半导体器件，其中所述上电复位电路还包括生成第三比较信号的第三比较电路，其中所述输出电路还接收所述第三比较信号作为输入信号，其中所述第三比较电路包括：增强型 PMOS 晶体管，其连接于接收所述外部电源电压的节点与中间节点之间并且在栅极接收接地电压；耗尽型 NMOS 晶体管，其连接于所述中间节点与所述接地电压被给予到的接地节点之间并且在栅极接收所述接地电压；以及第一逻辑门，其生成根据所述中间节点的所述电压的逻辑电平的所述第三比较信号，并且其中所述第一逻辑门在所述中间节点。

5、的所述电压超过输入阈值电压时去激活所述第三比较信号。 3. 根据权利要求 2 所述的半导体器件，其中所述第三比较电路还包括与所述NMOS晶体管串联连接于所述NMOS晶体管与所述接地节点之间的电阻元件。 4. 根据权利要求 2 所述的半导体器件，其中所述参考电压生成电路包括：带隙参考电路；以及启动电路，其生成在上电时进入激活状态并且在所述带隙参考电路的操作之后进入去激活状态的启动信号，并且向所述带隙参考电路输出所述启动信号，其中所述输出电路还接收所述启动信号作为输入信号。 5. 根据权利要求 4 所述的半导体器件，其中所述输出电路包括：第二逻辑门，其在所述第三比。

6、较信号和所述启动信号中的至少一个信号被激活时激活权利要求书 CN 103678012 A 2 2/2 页 3 信号以输出；第一延迟电路，其延迟在所述第二逻辑门的所述输出信号从激活状态切换成去激活状态时的定时；第三逻辑门，其在所述第一延迟电路的输出信号、所述第一比较信号和所述第二比较信号中的至少一个信号被激活时激活输出信号；以及第二延迟电路，其延迟在所述第三逻辑门的所述输出信号从激活状态切换成去激活状态时的定时，其中所述内部电路接收所述第二延迟电路的输出信号作为所述复位信号。 6. 根据权利要求 1 所述的半导体器件，还包括：内部电源端子，其通过连。

7、接到所述电源电路的输出节点来接收所述内部电源电压，其中提供所述内部电源端子以便在所述内部电源端子与接地节点之间连接外部电容器。权利要求书 CN 103678012 A 3 1/9 页 4 半导体器件 0001 相关申请的交叉引用 0002 包括说明书、说明书附图和说明书摘要的、于 2012 年 9 月 26 日提交的第 2012-212562 号日本专利申请的公开内容通过完全引用而并入于此。技术领域 0003 本发明涉及一种具有上电复位电路的半导体器件。背景技术 0004 上电复位电路在上电时或者在电源电压减少时输出进入激活状态（活跃）的复位信号以便防止系统的故障。。

8、在复位信号进入去激活（inactivated）状态时（即在释放复位时）执行系统的初始化操作。 0005 作为上电复位电路，有比较电源电压与参考电压的已知比较器。例如公开号为 1994-150029 的日本专利申请（专利文献 1）公开一种具有比较器的复位控制器件，该比较器用于比较向微计算机供应的外部电源电压与电平互不相同的多个参考电平。 0006 作为其它类型的上电复位电路，有增强型 PMOS（正沟道金属氧化物半导体）晶体管、耗尽型 NMOS（负沟道 MOS）晶体管和输出复位信号的反相器（例如参阅公开号为 2012-34101的日本专利申请（专利文献2））。 P。

9、MOS晶体管和NMOS晶体管串联连接于电源节点与接地节点之间。向反相器输入 PMOS 晶体管和 NMOS 晶体管的连接节点的电压。发明内容 0007 一般而言，在半导体器件（诸如微计算机单元）中，提供通过降低外部电源电压（初级电压）来生成内部电源电压（次级电压）的适当电压电平的片上调节器。另外，经常附着外部电容以便稳定次级电压。在这一情况下，由于即使初级电压减少，外部电容仍然维持次级电压，所以初级电压的值和次级电压的值互不相同。因此有其中不能在常规上电复位电路中可靠地检测电源电压减少的情况。 0008 其它问题和新特征将从本说明书的描述和附图中变得清楚。。

10、0009 根据一个实施例的半导体器件具有的上电复位电路包括：第一比较电路，其比较初级电压与参考电压；以及第二比较电路，其比较次级电压与参考值。上电复位电路基于第一比较电路和第二比较电路的比较结果发出复位信号。 0010 根据以上描述的一个实施例，可以提供具有如下上电复位电路的半导体器件，该上电复位电路可以可靠地检测电源电压减少。附图说明 0011 图 1 是用于说明总体 MCU 的使用状态的图； 0012 图 2 是用于说明在图 1 的 MCU 中并入的上电复位电路的图； 0013 图 3 是示出图 2 的上电复位电路的每个部分的电压波形的时序图；说明书。

11、CN 103678012 A 4 2/9 页 5 0014 图 4 是示出根据第二实施例的半导体器件（MCU）的配置的框图； 0015 图 5 是示出图 4 的用于低电压检测的提取比较电路的电路图； 0016 图 6 是示出图 5 的比较电路的每个部分的电压波形的时序图； 0017 图 7 是示出图 4 的上电复位电路的每个部分的电压波形的时序图； 0018 图 8 是用于说明图 4 的上电复位电路的效果的图； 0019 图 9 是示出图 5 的比较电路的修改的图； 0020 图 10 是示出根据第三实施例的半导体器件中的上电复位电路的配置的框图；并且 0021 图 11。

12、是示出图 10 的上电复位电路的每个部分的电压波形的时序图。具体实施方式 0022 下文将参照附图具体说明每个实施例。下文将说明 MCU（微计算机单元）作为并入上电复位电路的半导体器件的一个示例。将注意在以下说明中，相同符号附于相同或者对应部分，并且可以不重复其说明。 0023 0024 半导体器件的总体配置 0025 图 1 是用于说明总体 MCU 的使用状态的图。参照图 1， MCU1 包括：接收外部电源电压（初级电压） VCC 的外部电源端子 T1 ；以及接收接地电压 GND 的接地端子 T0。接地端子 T0 连接到电源（电池等） 2 的负电极。外部电源端子 T。

13、1 通过调节器 3 连接到电源 2 的正电极。提供调节器 3 用于稳定初级电压 VCC。 0026 在 MCU1 中还提供从在 MCU1 以内提供的内部电源电路接收内部电源电压（次级电压） VDD 的内部电源端子 T2。内部电源电路基于初级电压 VCC 生成如下内部电源电压（次级电压） VDD，该内部电源电压（次级电压） VDD 用作芯片中的逻辑电路的操作电压。外界的外部电容 4 连接于内部电源端子 T2 与接地端子 T0 之间以便稳定次级电压 VDD。 0027 上电复位电路的配置 0028 图 2 是用于说明在图 1 的 MCU 中并入的上电复位电路的图。参照图 2， MC。

14、U1 包括：片上调节器（内部电源电路） 5 ；上电复位电路 PORa ；以及参考电压生成电路 20。 0029 片上调节器 5 通过降低初级电压 VCC 来生成次级电压 VDD 的适当电压电平作为参考电压。向内部电路 6 供应次级电压 VDD 作为操作电压。 0030 上电复位电路 PORa 在上电时或者在电源电压减少时（即在电源电压不多于参考值时）发出进入激活状态（活跃）的复位信号 RS。在复位信号 RS 进入去激活状态时（即在释放复位时），内部电路 6 执行初始化操作。这防止内部电路 6 在不多于参考电压的电源电压操作以由此防止 MCU1 的故障。 0031。

15、如图 2 中所示，上电复位电路 PORa 包括：比较电路 CMP1，其比较初级电压 VCC 或者与之成比例的电压与参考电压 Vref ；比较电路 CMP2，其比较次级电压 VDD 或者与之成比例的电压与参考电压 Vref ；以及输出电路 30。比较电路 CMP1 和 CMP2 中的每个比较电路包括：变压器 11（11A， 11B）；以及比较器 12（12A， 12B）。希望使用迟滞比较器作为比较器 12。 0032 在比较电路 CMP1 中，变压器 11A 例如输出通过用电阻分压划分初级电压 VCC 而获说明书 CN 103678012 A 5 3/9 。

16、页 6 得的电压。如果分压比为 k1（0 0051 第二实施例的问题 0052 在初级电压VCC被供应到的电路的功耗暂时迅速增加时，初级电压VCC暂时减少。具体而言，在从电池供应初级电压或者通过高电容的电容器稳定初级电压时，初级电压 VCC 的减少经常出现。在这一情况下，在第一实施例中所示上电复位电路中可能不发出复位信号。说明书 CN 103678012 A 7 5/9 页 8 0053 第一实施例的上电复位电路利用比较电源电压（初级电压 VCC 和次级电压 VDD）与参考电压的比较器。尽管这一类型的上电复位电路具有能够抑制参考电压变化的优点，但是操作电压区域受限。。

17、因此，在初级电压 VCC 从比操作下限电压（图 3 的 VL）更少的电压迅速上升时，用于初级电压的检测电路（图 2 的比较电路 CMP1）不能发出复位信号。 0054 在另一方面，在附着用于稳定次级电压的外部电容时，次级电压 VDD 的改变变得适度。然而，在次级电压 VDD 未由于初级电压 VCC 的暂时减少而减少至参考电压时，用于次级电压的检测电路（图 2 的比较电路 CMP2）也不能发出复位信号。 0055 在第二实施例的上电复位电路 PORb 中，为了解决以上描述的问题，添加可以通过不多于参考电压的低电压来可靠地发出复位信号的比较电路 CMP3。 00。

18、56 上电复位电路的配置 0057 图4是示出根据第二实施例的半导体器件（MCU）的配置的框图。参照图4，在MCU1A 中提供的上电复位电路 PORb 与图 2 的上电复位电路 PORa 不同在于还包括用于低电压检测的比较电路 CMP3 这一点。另外，图 4 的输出电路 30A 与图 2 的输出电路 30 不同在于包括具有三个输入的 OR 门 33 而不是具有两个输入的 OR 门 31 这一点。在比较电路 CMP1、 CMP2 和 CMP3 中的任一比较电路处于激活状态（H 电平）时，输出电路 30A 输出激活状态（L 电平）的复位信号 RS。由于图 4 的其它点与图。

19、2 的其它点相同，所以向相同或者对应部分分配相同符号并且未重复其说明。 0058 用于低电压检测的比较电路的配置和操作 0059 图5是示出图4的用于低电压检测的提取比较电路的电路图。参照图5，比较电路 CMP3 包括：增强型 PMOS 晶体管 41 ；耗尽型 NMOS 晶体管（也称为 “DMOS 晶体管” ） 42 ；电容元件 43 ；以及反相器 44。 0060 PMOS 晶体管 41 连接于电源端子 T1（施加初级电压 VCC）与中间节点 ND1 之间。 DMOS 晶体管 42 连接于中间节点 ND1 与接地端子 T0（施加接地电压 GND）之间。电容元件 43。

20、与 DMOS 晶体管 42 并联连接于中间节点 ND1 与接地端子 T0 之间。反相器 44 通过接收初级电压 VCC 来操作，在中间节点 ND1 的电压不多于输入阈值电压 VTH 时输出 H 电平信号，并且在中间节点 ND1 的电压超过输入阈值电压 VTH 时输出 L 电平信号。 0061 图 6 是示出图 5 的比较电路的每个部分的电压波形的时序图。图 6 示出在接通初级电压 VCC 之后的中间节点 ND1 的电压改变和反相器 44 的输出节点 ND2 的电压改变。下文将参照图 5 和 6 说明比较电路 CMP3 的操作。 0062 耗尽型 DMOS 晶体管 42 即使电源电。

21、压为 0V 仍然可以操作，因为它具有负阈值电压值。因而，在电源电压在时间 t1 为 0V 时，中间节点 ND1 保持在 0V，并且已经初始化电容元件 43 的电压为 0V。 0063 尽管在PMOS晶体管41的栅极与元件之间的电压在上电之后不多于晶体管的阈值电压，但是中间节点 ND1 的电势保持在 0V。此后，在电源电压 VCC 上升并且 PMOS 晶体管 41 的电流驱动力变得大于 DMOS 晶体管 42 的电流驱动力时，中间节点 ND1 的电势上升。在中间节点 ND1 的电势（在时间 t2）超过反相器 44 的输入阈值电压 VTH 时，反相器 44 的输出改变。

22、成去激活状态（L 电平）。 0064 虽然电流在时间 t2 之后总是从 PMOS 晶体管 41 流向 DMOS 晶体管 42，但是这一电流路径仅包括MOS晶体管，因此即使电源电压VCC波动，仍然保持流过电流路径的电流的值说明书 CN 103678012 A 8 6/9 页 9 基本上恒定。由于流过电流路径的电流的量值主要依赖于 DMOS 晶体管 42 的驱动力，所以增加 DMOS 晶体管 42 的晶体管沟道长度 L 或者缩小晶体管沟道宽度以便使电流值更小是有效的。 0065 上电复位电路的操作 0066 图 7 是示出图 4 的上电复位电路的每个部分的电压波形的时序图。。

23、与图 3 的情况相似，图 7 示出如下情况，在该情况下，在初级电压 VCC 和次级电压 VDD 分别在上电之后被稳定作为额定电压 VH1 和 VH2 之后，它们暂时减少。次级电压 VDD 的改变被图 4 中所示外部电容 4 比初级电压 VCC 的改变延迟更多。然而，不同于图 3 的情况，在初级电压 VCC 暂时减少时的时间段中，次级电压 VDD 保持在比参考电压 VR 更大的值。 0067 为了简化而进行与图3的情况相似的假设。即假设未使用图4的变压器11A和11B （分压比 k1 和 k2 可以分别视为等于 1）。假设比较器 12A 和 12B 不是迟滞比较器并且简。

24、单地比较电源电压（分别为初级电压 VCC 和次级电压 VDD）与参考电压 VR。假设在初级电压 VCC 大于操作下限电压 VL 时，参考电压生成电路 20 输出恒定电压 VR 作为参考电压 Vref。在初级电压 VCC 不多于操作下限电压 VL 时，参考电压生成电路 20 设置比较器 12A 和 12B （即比较电路 CMP1 和 CMP2）的输出电压为 0。 0068 如图 7 中所示，在上电时，在初级电压 VCC 低于参考电压 VR 并且高于操作下限电压 VL 时（即对于从时间 t1 到 t3 的时段），比较电路 CMP1 输出 H 电平信号。在次级电压 VDD 。

25、低于参考电压VR并且初级电压VCC高于操作下限电压VL时（即对于从时间t1到时间t4的时段），比较电路 CMP2 输出 H 电平信号。在中间节点 ND1 的电压低于反相器 44 的输入阈值电压 VTH 时（对于图 7 中的从时间 t0 到时间 t2 的时段），比较电路 CMP3 输出 H 电平信号。因而，在上电时，复位信号 RS 对于从时间 t0 到 t4 的时段处于激活状态（L 电平），在时间 t4 释放复位，并且内部电路 6 由此执行初始化操作。 0069 接着，在电源电压从额定电压减少时，在初级电压 VCC 低于参考电压 VR 并且高于操作下限电压的情。

26、况下（即对于从时间 t5 到 t7 的时段），比较电路 CMP1 输出 H 电平信号。由于次级电压VDD未变得低于参考电压VR，所以比较电路CMP2的输出信号未进入激活状态（H 电平）。在中间节点 ND1 的电压（在图 7 中的时间 t6 之后）不多于反相器 44 的输入阈值电压 VTH 时，比较电路 CMP3 输出 H 电平信号。 0070 在另一方面，在初级电压 VCC 在时间 t8 迅速上升时，延迟参考电压生成电路 20 的响应，因此比较电路 CM1 的输出信号未进入激活状态（H 电平）。由于次级电压 VDD 未变得低于参考电压 VR，所以比较电路。

27、CMP2 的输出信号未进入激活状态（H 电平）。在比较电路 CMP3 中，中间节点 ND1 的电压的改变如图 6 中说明的那样变得比初级电压 VCC 的改变更适度。因此，比较电路 CMP3 的输出信号在时间 t9 之后处于激活状态（L 电平）。 0071 因而，在电源电压在图 7 中暂时减少时，复位信号对于从时间 t5 到 t9 的时段处于激活状态（L 电平）。在时间 t9 释放复位，并且内部电路 6 由此执行初始化操作。 0072 第二实施例的效果 0073 图 8 是用于说明图 4 的上电复位电路的效果的图。参照图 4 和 8，第二实施例的上电复位电路 POR。

28、b 具有比较电路 CMP1 和 CMP3 这两个类型的电路作为用于监视初级电压 VCC 的电路。 0074 构成比较电路 CMP1 的比较器 12A 比较初级电压 VCC 或者与之成比例的电压与参说明书 CN 103678012 A 9 7/9 页 10 考电压生成电路 20 生成的参考电压。由于通常使用迟滞比较器作为比较器 12A，所以在释放复位时的参考值 VRH 和在设置复位时的参考值 VRL 互不相同。由于参考电压由包括带隙参考电路等的参考电压生成电路 20 生成，所以有能够使参考电压的值变化的相对小的优点。然而，参考电压生成电路 20 未在不多于操作下限电压 VL 的。

29、电压操作，因此其中比较电路 CMP1 的可操作区域受限的点引起问题。因此，在初级电压 VCC 从比操作下限电压 VL 更少的电压（不确定的操作电压）迅速上升时，比较电路 CMP1 不能发出复位信号。 0075 在另一方面，在图 4 的中间节点 ND1 的电压变得低于反相器 44 的输入阈值电压时，比较电路 CMP3 发出复位信号（输出信号变成 H 电平）。另外，比较电路 CMP3 即使在初级电压 VCC 迅速上升时仍然可以发出复位信号，然而有在释放复位时初级电压 VCC 的值变化比较大的缺点。 0076 因而，组合比较电路 CMP1 和 CMP3，并且由此可。

30、以独立于初级电压 VCC 的激活开始电压和在激活电源时初级电压 VCC 的增加速度来可靠地发出复位信号。 0077 修改 0078 图 9 是示出图 5 的比较电路的修改的图。参照图 9，比较电路 CMP3A 与图 5 的比较电路 CMP3 不同在于还包括连接于耗散型 NMOS 晶体管 42 的源极与接地端子 T0 之间的电阻元件 45 这一点。由于图 9 的其它点与图 5 的其它点相同，所以向相同或者对应部分分配相同符号并且未重复其说明。 0079 在图 5 的比较电路 CMP3 中，在延长 DMOS 晶体管 42 的沟道长度 L 或者缩小其沟道宽度W以便使在复位释放之后的电。

31、流值更小， DMOS晶体管42的阈值电压逐渐变得更大。因此，变得难以维持耗散型晶体管的特性。因而，通过提供电阻元件 45 来使在复位释放之后的电流值小得多而维持 DMOS 晶体管 42 的阈值电压为负值。 0080 另外，有通过提供电阻元件 45 来抑制流过 DMOS 晶体管 42 的电流的温度依赖性这样的效果。例如，如果 DMOS 晶体管 42 的漏极电流由于温度改变而增加，则抑制漏极电流的增加，因为在 DMOS 晶体管 42 的栅极与源极之间的电压减少。 0081 0082 上电复位电路的配置 0083 图 10 是示出根据第三实施例的半导体器件中的上电复位电路的配置。

32、的框图。参照图10，第三实施例中的上电复位电路PORc是通过修改第二实施例（图4）的上电复位电路而获得的电路，使得可以更可靠地发出复位信号。 0084 参照图 10，上电复位电路 PORc 包括：比较电路 CMP1、 CMP2 和 CMP3A ；以及输出电路 30B。比较电路 CMP1 和 CMP2 的配置与图 2 和 4 中说明的配置基本上相同。然而，图 10 示出电阻分压电路而不是变压器 11A 和 11B。在比较器 12A 和 12B 处提供下电端子 PD。比较器 12A 和 12B 在向下电端子 PD 输入的启动信号 STR 进入去激活状态（L 电平）时开。

33、始操作。比较电路 CMP3A 与图 9 中说明的比较电路相同。 0085 输出电路 30B 包括： OR 门 34 ；逻辑门 35 ；延迟电路 DLY1 和 DLY2 ；以及噪声消除器 36。OR 门 34 执行比较电路 CMP3A 的输出信号和启动信号 STR 的 OR 运算。在第三实施例的上电复位电路 PORc 中，也使用从参考电压生成电路 20 输出的启动信号 STR 作为用作原信号以生成复位信号的信号。 0086 如图 10 中所示，参考电压生成电路 20 包括： BGR（带隙参考）电路 21 ；生成启动信说明书 CN 103678012 A 10 8/9。

34、页 11 号 STR 的启动电路 22 ；以及基于带隙参考电路 21 的输出电压生成参考电压 Vref 的输出电路 23。启动电路 22 是向带隙参考电路 21 给予强制电压（启动信号 STR）以便使带隙参考电路 21 在上电时立即稳定地操作的电路。启动电路 22 从带隙参考电路 21 接收电压信号并且在带隙参考电路 21 稳定地操作时设置强制电压（启动信号 STR）为零，并且由此电压信号超出阈值。因而，启动信号 STR 已经改变成去激活状态（L 电平），并且由此可以检测到参考电压生成电路 20 稳定地操作。 0087 延迟电路 DLY1 延迟 OR 门 34 。

35、的输出信号的下降沿的定时。即延迟电路 DLY1 延迟在比较电路 CMP3A 和启动信号 STR 从激活状态（H 电平）改变成去激活状态（L 电平）时的定时。作为结果，直至参考电压生成电路 20 生成的参考电压 Vref 上升至稳定电压 VR 并且比较电路 CMP1 可以可靠地检测电源电压 VCC，可以可靠地维持复位信号的激活状态。 0088 逻辑门 35 执行比较电路 CMP1 和 CMP2 的每个输出信号与延迟电路 DLY1 的输出信号的 OR 运算并且输出其中计算结果的逻辑电平已经被反转的信号。通过耦合图 4 的 OR 门 33 和反相器 32 来获得逻辑门 35。在噪。

36、声消除器 36 去除逻辑门 35 的输出信号的噪声之后向延迟电路 DLY2 输入该输出信号。 0089 延迟电路 DLY2 延迟通过噪声消除器 36 接收的逻辑门 35 的输出信号的上升沿的定时。即延迟电路 DLY2 延迟在逻辑门 35 的输出信号从激活状态（L 电平）改变成去激活状态（H 电平）时的定时。作为结果，可以可靠地维持复位信号的激活状态直至次级电压 VDD 在上电时上升至稳定电压电平。 0090 由于具有以上描述的配置的上电复位电路PORc通过接收初级电压VCC来操作，所以从上电复位电路 PORc 输出的复位信号 RSa 是 VCC 电平信号。复位信号 RSa 。

37、通过由次级电压 VDD 操作的缓冲器转换成 VDD 电平复位信号 RSb。 0091 上电复位电路的操作 0092 图 11 是示出图 10 的上电复位电路的每个部分的电压波形的时序图。图 11 以从上起的顺序示出初级电压 VCC 和次级电压 VDD、从参考电压生成电路 20 输出的参考电压 Vref、启动信号 STR、比较电路 CMP3A 的输出信号、延迟电路 DLY1 的输出信号、比较电路 CMP2 和 CMP1 的输出信号以及延迟电路 DLY2 的输出信号。 0093 图11还示出次级电压VDD的波形：在次级电压VDD在上电时从零电压增加的情况下的波形（实线）；。

38、以及在次级电压 VDD 由于初级电压 VCC 暂时减少至 0V 而从中间电压恢复的情况下的波形（虚线）。 0094 将注意为了简化，图 11 示出其中比较初级电压 VCC 与参考电压 VR1 的情况以及其中比较次级电压VDD与参考电压VR2的情况。如果分别设置图10的变压器11A和11B的分压比为 k1 和 k2 并且设置参考电压 Vref 的稳定电压值为 VR，则在图 10 的比较器 12A 中，比较 k1VCC 与参考电压 VR 与比较初级电压 VCC 与参考电压 VR1（=VR/k1）相同。类似地，在图 10 的比较器 12B 中，比较 k2VDD 与参考电压。

39、 VR 与比较次级电压 VDD 与参考电压 VR2 （=VR/k2）相同。 0095 参照图 10 和 11，将首先说明其中初级电压 VCC 和次级电压 VDD 二者在上电时从 0V 增加的情况。在这一情况下，比较电路 CMP3A 的输出信号和启动信号 STR 与上电基本上同时上升。 0096 此后，比较电路 CMP3A 的输出信号在时间 t1 改变成去激活状态（L 电平），并且启说明书 CN 103678012 A 11 9/9 页 12 动信号 STR 在时间 t2 改变成去激活状态（L 电平）。启动信号 STR 在时间 t2 返回到去激活状态（L 电平），。

40、并且由此构成比较电路 CMP1 和 CMP2 的比较器 12A 和 12B 分别开始操作。 0097 延迟电路 DLY1 的输出信号在从时间 t2 流逝预定延迟时间之后的时间 t3 改变成去激活状态（L 电平）。由于参考电压 Vref 在时间 t3 可靠地具有指示稳定状态的值 VR，所以可以使比较电路 CMP1 和 CMP2 稳定地操作。 0098 此后，由于初级电压 VCC 在时间 t4 达到参考电压 VR1，所以比较电路 CMP1 的输出信号改变成去激活状态（L 电平）。由于次级电压 VDD 还在后续时间 t5 达到参考电压 VR2，所以比较电路 CMP2 的输出信。

41、号切换成去激活状态（L 电平）。 0099 延迟电路 DLY2 的输出信号（即复位信号 RSa 或者 RSb）在从比较电路 CMP2 的输出信号切换成去激活状态时的时间 t5 流逝预定延迟时间 TD 之后的时间 t7 改变成去激活状态（H 电平）。由于次级电压 VDD（实线）在这一时间 t7 已经几乎达到稳定电压，所以可以使 MCU 的内部电路稳定地操作。 0100 接着，将说明其中初级电压 VCC 在暂时减少至 0V 之后恢复成稳定电压的情况。在这一情况下，次级电压 VDD（虚线）从中间电压恢复成稳定电压。虽然次级电压 VDD（虚线）在时间 t01 达到参考电压。

42、 VR2，但是启动信号 STR 未在这一时间返回到去激活状态（L 电平）。因而，比较电路 CMP2 的输出信号（虚线）保持处于去激活状态（L 电平）。即未从比较电路 CMP2 发出复位信号。 0101 作为这一点的结果，延迟电路 DLY2（即复位信号 RSa 或者 RSb）的输出信号（虚线）在从比较电路 CMP1 的输出信号改变成去激活状态（L 电平）之后流逝预定延迟时间 TD 之后的时间 t6 改变成去激活状态（H 电平）。由于次级电压 VDD（虚线）在这一时间 t6 已经几乎达到稳定电压，所以可以使 MCU 的内部电路稳定地操作。 0102 第三。

43、实施例的效果 0103 如以上描述的那样，在图 10 的上电复位电路 PORc 中，输出电路 30B 除了比较电路 CMP1、 CMP2 和 CMP3A 的输出信号中的每个输出信号之外还接收启动信号 STR。由于也基于启动信号 STR 生成复位信号，所以可以在低电压时更可靠地发出复位信号。 0104 输出电路 30B 基本上在比较电路 CMP1、 CMP2 和 CMP3A 的输出信号中的每个输出信号以及启动信号 STR 处于激活状态（在图 10 的情况下为 H 电平）时生成进入激活状态（L 电平）的复位信号 RSa 或者 RSb。另外，在图 10 的输出电路 30B 中，。

44、提供延迟电路 DLY1 和 DLY2，并且由此延伸在复位信号 RSa 或者 RSb 处于激活状态（L 电平）时的时段。作为这一点的结果，可以保持复位信号 RSa 或者 RSb 的激活状态直至次级电压 VDD 在上电时可靠地上升。 0105 前文虽然已经基于实施例具体说明本发明人创造的本发明，但是本发明不限于以上描述的实施例，并且无需赘言，可以进行各种改变而未脱离本发明的精神实质。 0106 例如虽然作为实施例已经描述添加外界外部电容用于稳定次级电压 VDD，但是可以肯定地使用这样的外部电容作为用于 MCU 的操作电压供应源。例如在 MCU 执行间歇操作的情况下，虽然。

45、根据作为基本操作电流供应源的初级电压 VCC 的供应来执行上电复位操作，但是可以使用外部电容中积累的电荷作为主要操作电流源。在这样的操作中，可以仅执行片上调节器的输出控制，使得根据外部电容中积累的电荷的减少来供应从初级电压 VCC 生成的次级电压 VDD。说明书 CN 103678012 A 12 1/8 页 13 图 1 图 2 说明书附图 CN 103678012 A 13 2/8 页 14 图 3 说明书附图 CN 103678012 A 14 3/8 页 15 图 4 图 5 说明书附图 CN 103678012 A 15 4/8 页 16 图 6 说明书附图 CN 103678012 A 16 5/8 页 17 图 7 说明书附图 CN 103678012 A 17 6/8 页 18 图 8 图 9 说明书附图 CN 103678012 A 18 7/8 页 19 图 10 说明书附图 CN 103678012 A 19 8/8 页 20 图 11 说明书附图 CN 103678012 A 20 。

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