《数据储存装置及其数据写入方法.pdf》由会员分享，可在线阅读，更多相关《数据储存装置及其数据写入方法.pdf（21页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103678159 A (43)申请公布日 2014.03.26 CN 103678159 A (21)申请号 201310753090.7 (22)申请日 2013.12.27 G06F 12/06(2006.01) (71)申请人 威盛电子股份有限公司 地址 中国台湾新北市 (72)发明人 蔡金印 赖义麟 (74)专利代理机构 北京市柳沈律师事务所 11105 代理人 史新宏 (54) 发明名称 数据储存装置及其数据写入方法 (57) 摘要 一种数据储存装置及其数据写入方法， 其中 数据储存装置包括一非易失性存储器单元及一控 制单元， 非易失性存储器单元包括至少一。
2、第一存 储器芯片及一第二存储器芯片， 第一存储器芯片 至少包括一第一存储器区块以及一第二存储器区 块， 第二存储器芯片至少包括一第三存储器区块 以及一第四存储器区块， 控制单元将来自主机的 第一储存数据和第二储存数据并行地分别储存至 非易失性存储器单元的第一存储器区块及第三存 储器区块， 并将第一储存数据和第二储存数据复 制至非易失性存储器单元的第二存储器区块及第 四存储器区块。 (51)Int.Cl. 权利要求书 3 页 说明书 8 页 附图 9 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书8页 附图9页 (10)申请公布号 CN 103678159。
3、 A CN 103678159 A 1/3 页 2 1. 一种数据储存装置， 包括 ： 一非易失性存储器单元， 包括至少一第一存储器芯片及一第二存储器芯片， 该第一存 储器芯片包括至少一第一存储器区块以及一第二存储器区块， 该第二存储器芯片包括至少 一第三存储器区块以及一第四存储器区块 ； 以及 一控制单元， 耦接该非易失性存储器单元， 其中该控制单元将来自该数据储存装置外 部的一主机的一第一储存数据和一第二储存数据并行地分别储存至该第一存储器区块及 该第三存储器区块， 以及将该第一储存数据和该第二储存数据并行地分别复制至该第二存 储器区块及该第四存储器区块。 2. 如权利要求 1 所述的数据。
4、储存装置， 其中该第一存储器区块及该第三存储器区块为 单层存储单元快闪存储器区块， 该第二存储器区块及该第四存储器区块为多层存储单元快 闪存储器区块。 3. 如权利要求 2 所述的数据储存装置， 其中该控制单元还于将该第一储存数据和该第 二储存数据并行地分别储存至该第一存储器区块的一第一地址区段及该第三存储器区块 的一第二地址区段后， 再将来自该主机的一第三储存数据和一第四储存数据并行地分别储 存至该第一存储器区块的一第三地址区段及该第三存储器区块的一第四地址区段， 之后该 控制单元再将位于该第一地址区段的该第一储存数据与位于该第三地址区段该第三储存 数据复制至该第二存储器区块， 同时将位于该。
5、第二地址区段的该第二储存数据与位于该第 四地址区段的该第四储存数据复制至该第四存储器区块。 4. 如权利要求 3 所述的数据储存装置， 其中该控制单元还于将该第一与该第三储存 数据复制至该第二存储器区块， 同时将该第二与该第四储存数据复制至该第四存储器区块 后， 擦除该第一存储器区块的该第一地址区段与该第三地址区段， 并擦除该第三存储器区 块的该第二地址区段与该第四地址区段。 5. 如权利要求 2 所述的数据储存装置， 其中该第一及该第二储存数据包括一最低有效 位页数据与一最高有效位页数据， 而该最低有效位页数据与该最高有效位页数据互为配对 页 ； 该控制单元还判断该第一及该第二储存数据是否为。
6、该最低有效位页数据， 且判断随后 来自该主机的一第三储存数据及一第四储存数据是否分别与该第一及第二储存数据配对 的该最高有效位页数据 ； 若该第一及该第二储存数据为该最低有效位页数据且该第三及该 第四储存数据是分别与该第一及第二储存数据配对的该最高有效位页数据， 该控制单元将 该第一及该第二储存数据分别并行地复制至该第二及该第四存储器区块。 6. 如权利要求 5 所述的数据储存装置， 其中该控制单元还将该第三及该第四储存数据 储存至该第二及该第四存储器区块。 7. 如权利要求 5 所述的数据储存装置， 其中当该控制单元将该第一及该第二储存数据 分别并行地复制至该第二及该第四存储器区块之后， 该。
7、控制单元还将储存至该第一及该第 三存储器区块的该第一及该第二储存数据标识为无效。 8. 如权利要求 1 所述的数据储存装置， 其中该第一存储器区块为多层存储单元快闪存 储器区块， 该第二存储器区块为单层存储单元快闪存储器区块。 9. 如权利要求 8 所述的数据储存装置， 其中该第一及该第二储存数据包括一最低有效 位页数据与一最高有效位页数据， 而该最低有效位页数据与该最高有效位页数据互为配对 页 ； 该控制单元还判断该第一及该第二储存数据是否为该最低有效位页数据 ； 若该第一及 权 利 要 求 书 CN 103678159 A 2 2/3 页 3 该第二储存数据为该最低有效位页数据， 该控制单。
8、元将该第一及该第二储存数据并行地分 别复制至该第二及该第四存储器区块。 10. 如权利要求 9 所述的数据储存装置， 其中该控制单元还判断与该第一及该第二储 存数据配对的该最高有效位页数据是否已经分别储存至该第一及该第三存储器区块， 若与 该第一及该第二储存数据配对的该最高有效位页数据已经分别储存至该第一及该第三存 储器区块， 则将复制至该第二及该第四存储器区块中的该第一及第二储存数据标识为无 效。 11. 一种数据储存装置的数据写入方法， 其中该数据储存装置包括一非易失性存储器 单元， 该非易失性存储器单元包括至少一第一存储器芯片及一第二存储器芯片， 该第一存 储器芯片包括至少一第一存储器区。
9、块以及一第二存储器区块， 该第二存储器芯片包括至少 一第三存储器区块以及一第四存储器区块， 该数据写入方法包括 ： 将来自该数据储存装置外部的一主机的一第一储存数据和一第二储存数据并行地分 别储存至该第一存储器区块及该第三存储器区块 ； 以及 将该第一储存数据和该第二储存数据并行地分别复制至该第二存储器区块及该第四 存储器区块。 12. 如权利要求 11 所述的数据写入方法， 其中该第一存储器区块及该第三存储器区块 为单层存储单元快闪存储器区块， 该第二存储器区块及该第四存储器区块为多层存储单元 快闪存储器区块。 13. 如权利要求 12 所述的数据写入方法， 其中将该第一储存数据和该第二储存。
10、数据并 行地分别复制至该第二存储器区块及该第四存储器区块的步骤包括 ： 于将该第一储存数据和该第二储存数据并行地分别储存至该第一存储器区块的一第 一地址区段及该第三存储器区块的一第二地址区段后， 再将来自该主机的一第三储存数据 和一第四储存数据并行地分别储存至该第一存储器区块的一第三地址区段及该第三存储 器区块的一第四地址区段 ； 以及 将位于该第一地址区段的该第一储存数据与位于该第三地址区段该第三储存数据复 制至该第二存储器区块， 同时将位于该第二地址区段的该第二储存数据与位于该第四地址 区段的该第四储存数据复制至该第四存储器区块。 14. 如权利要求 13 所述的数据写入方法， 还包括 ：。
11、 将该第一与该第三储存数据复制至该第二存储器区块， 同时将该第二与该第四储存数 据复制至该第四存储器区块后， 擦除该第一存储器区块的该第一地址区段与该第三地址区 段， 并擦除该第三存储器区块的该第二地址区段与该第四地址区段。 15. 如权利要求 12 所述的数据写入方法， 其中该第一及该第二储存数据包括一最低有 效位页数据与一最高有效位页数据， 而该最低有效位页数据与该最高有效位页数据互为配 对页， 以及所述将该第一及第二储存数据并行地分别复制至该第二及该第四存储器区块的 步骤包括 ： 判断该第一及该第二储存数据是否为该最低有效位页数据， 且判断随后来自该主机的 一第三储存数据及一第四储存数据。
12、是否分别是与该第一及第二储存数据配对的该最高有 效位页数据 ； 以及 若该第一及该第二储存数据为该最低有效位页数据且该第三及该第四储存数据是分 权 利 要 求 书 CN 103678159 A 3 3/3 页 4 别与该第一及第二储存数据配对的该最高有效位页数据， 将该第一及该第二储存数据分别 并行地复制至该第二及该第四存储器区块。 16. 如权利要求 15 所述的数据写入方法， 还包括下列步骤 ： 将该第三及该第四储存数据储存至该第二及该第四存储器区块。 17. 如权利要求 15 所述的数据写入方法， 还包括下列步骤 ： 在将该第一及该第二储存数据分别并行地复制至该第二及该第四存储器区块之后。
13、， 将 储存至该第一及该第三存储器区块的该第一及该第二储存数据标识为无效。 18. 如权利要求 11 所述的数据写入方法， 其中该第一存储器区块为多层存储单元快闪 存储器区块， 该第二存储器区块为单层存储单元快闪存储器区块。 19. 如权利要求 18 所述的数据写入方法， 其中该第一及该第二储存数据包括一最低有 效位页数据或一最高有效位页数据， 而该最低有效位页数据与该最高有效位页数据互为配 对页， 以及所述将该第一及第二储存数据并行地分别复制至该第二及该第四存储器区块的 步骤包括 ： 判断该第一及该第二储存数据为该最低有效位页数据 ； 以及 若该第一及该第二储存数据为该最低有效位页数据， 将。
14、该第一及该第二储存数据并行 地分别复制至该第二及该第四存储器区块。 20. 如权利要求 19 所述的数据写入方法， 其中所述将该第一及第二储存数据并行地分 别复制至该第二及该第四存储器区块的步骤还包括 ： 判断与该第一及该第二储存数据配对的该最高有效位页数据是否已经分别储存至该 第一及该第三存储器区块 ； 以及 若与该第一及该第二储存数据配对的该最高有效位页数据已经分别储存至该第一及 该第三存储器区块， 则将复制至该第二及该第四存储器区块中的该第一及第二储存数据标 识为无效。 权 利 要 求 书 CN 103678159 A 4 1/8 页 5 数据储存装置及其数据写入方法 技术领域 0001。
15、 本发明涉及数据储存技术， 特别是涉及一种数据储存装置及其数据写入方法。 背景技术 0002 随着半导体技术的进步， 存储器的容量已大幅提升， 其单价则相对降低。其中， 快 闪存储器 （Flash Memory） 因具有非易失性、 省电、 体积小与无机械结构等的特性， 特别适合 使用于便携式电子产品， 因此近年来也发展出一种使用与非门 （NAND） 快闪存储器做为数据 储存媒介的固态储存装置 （Solid State Disk,SSD） 。 固态储存装置的特别之处在于利用快 闪存储器的特性来取代传统储存装置的机械结构， 藉由区块写入和擦除的方式进行数据存 取， 因此可大幅提升储存装置的读写效率。
16、， 与传统的储存装置相较， 具有低耗电、 耐震、 稳定 性高、 耐低温等优点。 0003 NAND快闪存储器可分为单层存储单元 （Single Level Cell,SLC） NAND快闪存储器 与多层存储单元 （Multi Level Cell,MLC） NAND 快闪存储器。其中， SLC NAND 快闪存储器 使用一组高低电压以区分出两种电荷值 （包括 0、 1） ， 而 MLC NAND 快闪存储器则采用较高的 电压驱动， 并通过不同级别的电压记录两位的信息 （包括 00、 01、 11、 10） ， 因此 MLC NAND 快 闪存储器数据记录的密度会比 SLC NAND 快闪存储器。
17、多一倍。 0004 在 SLC NAND 快闪存储器中， 每次写入数据至页面时能对此页面进行多次的编程， 因此在 SLC NAND 快闪存储器中每次编程的数据量可小于一个页面。然而， 在 MLC NAND 快 闪存储器中每次写入数据至页时仅能对此页编程1次， 因此在MLC NAND型快闪存储器中会 以一个页的数据量为单位进行编程。 0005 此外， MLC NAND 快闪存储器包括多个实体区块 (block)， 每个实体区块又包括多 个实体页 (page)。在 MLC 区块中写入数据需依照其页面顺序依序写入。1 个 MLC 实体页可 以写入 2 个页数据， 其中写入同一个 MLC 实体页的这二。
18、个页数据被称为配对页。假设在配 对页中的第一个页数据写入 MLC 实体页后， 而且在配对页中的第二个页数据尚未完成写入 前， MLC 快闪存储器发生了断电事件 （或其他不可预期的干扰事件） 而中断了所述第二个页 数据的写入操作。在重新上电后， 配对页中的所述第二个页数据会再一次被写入所述 MLC 实体页。然而， 重复对所述 MLC 实体页写入所述第二个页数据除了会使所述第二个页数据 发生数据错误外， 还会造成所述 MLC 实体页中的所述第一个页数据佚失。因此， 传统 MLC 快 闪存储器会因为发生断电事件而可能造成数据错误 / 佚失。 发明内容 0006 本发明提供一种数据储存装置及其数据写入。
19、方法， 可在写入数据时避免因断电或 其他事件而造成数据错误 / 佚失。 0007 本发明的数据储存装置， 包括非易失性存储器单元以及控制单元。其中非易失性 存储器单元包括至少第一存储器芯片及第二存储器芯片， 第一存储器芯片包括至少第一存 储器区块以及第二存储器区块， 第二存储器芯片包括至少第三存储器区块以及第四存储器 说 明 书 CN 103678159 A 5 2/8 页 6 区块。控制单元耦接非易失性存储器单元， 其中控制单元将来自数据储存装置外部的主机 的第一储存数据和第二储存数据并行地分别储存至第一存储器区块及第三存储器区块， 以 及将第一储存数据和第二储存数据并行地分别复制至第二存储。
20、器区块及第四存储器区块。 0008 本发明的数据储存装置的数据写入方法包括下列步骤。 将来自数据储存装置外部 的主机的第一储存数据和第二储存数据并行地分别储存至第一存储器区块及第三存储器 区块。 将第一储存数据和第二储存数据并行地分别复制至第二存储器区块及第四存储器区 块。 0009 基于上述， 藉由将来自主机的多笔储存数据并行地储存至不同的存储器芯片 （第 一 / 第三存储器区块） ， 并将这些储存数据于各个存储器芯片内并行地做复制 （第二 / 第四 存储器区块） ， 以达到避免数据写入多层存储单元快闪存储器区块时因断电造成数据错误 / 佚失的情形。 籍由同时地存取多通道的数据储存装置中各存。
21、储器芯片中性质相同的存储器 区块 （SLC 区块或 MLC 区块） ， 以加快储存数据的储存速度。 0010 为使本发明的上述特征和优点能更明显易懂， 下文特举实施例， 并结合附图详细 说明如下。 附图说明 0011 图 1 图 5 示出了本发明实施例的数据储存装置的示意图。 0012 图 6 图 9 示出了本发明实施例的数据储存装置的数据写入方法的步骤示意图。 0013 附图符号说明 0014 100 ： 数据储存装置 0015 102 ： 非易失性存储器单元 0016 104 ： 控制单元 0017 D1 Dn ： 存储器芯片 0018 B1 B2n ： 存储器区块 0019 SLC ： 。
22、单层存储单元快闪存储器区块 0020 MLC ： 多层存储单元快闪存储器区块 0021 A1 A4 ： 地址区段 0022 A H、 A D ： 页数据 0023 S602 S604、 S702 S706、 S802 S810、 S902 S910 ： 数据写入 具体实施方式 0024 第一实施例 0025 图 1 示出了本发明一实施例的数据储存装置的示意图。请参照图 1， 数据储存装 置100包括非易失性存储器单元102与控制单元104， 非易失性存储器单元102耦接控制单 元 104。如图 1 所示， 非易失性存储器单元 102 可例如包括多个存储器芯片 D1 Dn， 其中 n 为正整数。。
23、控制单元 104 可以对存储器芯片 D1 Dn 进行多通道 （multi-channel） 存取。 各个存储器芯片 D1 Dn 中的第一存储器芯片 D1 包括但不限于第一存储器区块 B1 与第二 存储器区块 B2， 第二存储器芯片 D2 包括第三存储器区块 B3 与第四存储器区块 B4， 第 n 存储器芯片 Dn 包括第 (2n-1) 存储器区块 B(2n-1) 与第 2n 存储器区块 B2n。以下以非易 说 明 书 CN 103678159 A 6 3/8 页 7 失性存储器单元 102 包括 2 个存储器芯片 D1 和 D2 来说明， 但本发明不限于此。控制单元 104 可先将来自该数据储。
24、存装置 100 外部的主机 ( 未绘示 ) 的第一储存数据和第二储存数 据分别储存至第一存储器区块 B1 及第三存储器区块 B3， 然后再将第一储存数据和该第二 储存数据分别复制至第二存储器区块 B2 及该第四存储器区块 B4。第一和第二储存数据的 存储和复制操作可并行地在第一和第二存储器芯片 D1 和 D2 中进行， 也可按照主机发送第 一和第二储存数据的顺序依序地在第一和第二存储器芯片 D1 和 D2 中进行。藉由重复写入 储存数据至非易失性存储器单元 102 的各存储器芯片的不同性质的存储器区块， 即可避免 储存数据写入时发生断电而造成数据错误 / 佚失的情形。 0026 详细来说， 在。
25、本实施例中， 第一存储器区块 B1、 第三存储器区块 B3第 (2n-1) 存 储器区块 B(2n-1) 均为单层存储单元 （Single Level Cell,SLC） 快闪存储器区块， 第二存 储器区块 B2、 第四存储器区块 B4第 2n 存储器区块 B2n 均为多层存储单元 （Multi-Level Cell,MLC） 快闪存储器区块。控制单元 104 于接收到主机的多笔储存数据 （例如前述的第一 及第二储存数据） 后， 可先将多笔储存数据储存至各存储器芯片的单层存储单元快闪存储 器区块中(亦即第一存储器区块B1、 第三存储器区块B3第(2n-1)存储器区块B(2n-1)， 然后再将这。
26、些多笔储存数据复制至多层存储单元快闪存储器区块中 ( 亦即第二存储器区 块 B2、 第四存储器区块 B4第 2n 存储器区块 B2n)。此多笔储存数据的存储和复制操作可 并行地在各个存储器芯片中进行， 也可按照主机发送这些储存数据的顺序依序地在各个存 储器芯片中进行。在一实施例中， 如图 1 所示， 控制单元 104 可在将第一储存数据和该第二 储存数据分别储存至第一存储器区块 B1 的第一地址区段 A1 及第三存储器区块 B3 的第二 地址区段 A2 后， 再将来自该主机的一第三储存数据和一第四储存数据分别储存至该第一 存储器区块B1的第三地址区段A3及第三存储器区块B3的第四地址区段A4，。
27、 之后控制单元 104 再将位于第一地址区段 A1 的第一储存数据与位于第三地址区段 A3 的第三储存数据复 制至第二存储器区块 B2 中， 同时控制单元 104 也将位于第二地址区段 A2 的第二储存数据 与位于第四地址区段 A4 的第四储存数据复制至第四存储器区块 B4 中。在本实施例中， 前 述 复制 操作可于当前被存取的 SLC 存储器区块 （亦即第一存储器区块 B1、 第三存储器区 块 B3第 (2n-1) 存储器区块 B(2n-1)） 被写入固定数据量 （如述的 2 个地址区段的数据量） 后进行， 在其它实施例中，复制 操作也可于当前被存取的 SLC 存储器区块写满或者一定 数量的。
28、 SLC 存储器区块被写满后进行。前述 复制 操作可以是数据的合并 （merge） 操作。 0027 在本实施例中， 多笔储存数据先写入各存储器芯片的单层存储单元快闪存储器区 块 （如第一存储器区块 B1 和第三存储器区块 B3） 中， 由于单层存储单元快闪存储器区块的 存取速度快于多层存储单元快闪存储器区块， 因此数据的写入速度得以加快。 同时， 由于本 发明籍由对多个存储器芯片 D1 Dn 进行多通道 （multi-channel） 存取， 进一步加快了写 入速度。 0028 图 2 示出了本发明另一实施例的数据储存装置的示意图， 请参照图 2。图 2 示出 图 1 的数据储存装置 100。
29、 将储存在各存储器芯片 D1 Dn 的各单层存储单元快闪存储器区 块中的储存数据复制至多层存储单元快闪存储器区块中的情形。 同样以非易失性存储器单 元 102 包括 2 个存储器芯片 D1 和 D2 为例来说明， 控制单元 104 于进行 复制 操作时， 将 位于第一地址区段A1的第一储存数据与位于第三地址区段A3的该第三储存数据合并至第 二存储器区块 B2 的第五地址区段 A5 中， 同时控制单元 104 也将位于第二地址区段 A2 的第 说 明 书 CN 103678159 A 7 4/8 页 8 二储存数据与位于第四地址区段A4的第四储存数据合并至第四存储器区块B4的第六地址 区段 A6。
30、 中。由于多层存储单元快闪存储器区块 （亦即第二存储器区块 B2、 第四存储器区块 B4第 2n 存储器区块 B2n） 可储存的数据密度会比单层存储单元快闪存储器区块 ( 亦即第 一存储器区块 B1、 第三存储器区块 B3第 (2n-1) 存储器区块 B(2n-1) 多一倍， 因此第二 存储器区块B2和第四存储器区块B4复制储存数据所需使用到的页数仅需第一存储器区块 B1 和第三存储器区块 B3 所使用的页数的一半。 0029 在位于第一地址区段 A1 与第三地址区段 A3 的储存数据复制至第二存储器区块 B2 后， 以及位于第二地址区段 A2 与第四地址区段 A4 的储存数据复制至第四存储器。
31、区块 B4 后， 位于第一地址区段 A1 与第三地址区段 A3 的储存数据以及位于第二地址区段 A2 与第四 地址区段 A4 的储存数据成为无效 （invalid） 数据 （如图 2 所示的斜线部份） ， 控制单元 104 可擦除第一存储器区块 B1 中位于第一地址区段 A1 与第三地址区段 A3 的储存数据以及第 三存储器区块 B3 中位于第二地址区段 A2 与第四地址区段 A4 的储存数据。在部分实施例 中， 亦可等到第一 / 三存储器区块 B1/B3 所储存的数据达到预设数据量时才擦除第一 / 三 存储器区块 B1/B3 中已被复制的数据。 0030 值得注意的是， 本实施例虽以多通道的。
32、方式同时对多个存储器芯片进行写入动作 为例进行说明， 然在部分实施例中， 非易失性存储器单元 102 亦可仅包括一个存储器芯片， 此外， 各个存储器芯片亦不限于仅包括一个第一存储器区块 B1 与一个第二存储器区块 B2。 此外， 上述第一地址区段A1与第二地址区段A2所储存的数据量可依实际应用情形设定， 在 部分实施例中第一地址区段 A1 与第二地址区段 A2 所储存的数据量亦可对应到多个 SLC 存 储器区块。 0031 由于单层存储单元快闪存储器的物理特性， 对单层存储单元快闪存储器区块进行 写入时并不会有因断电而产生数据错误 / 佚失的情形， 因此藉由在存储器芯片中划分出少 部分的存储器。
33、做为单层存储单元快闪存储器区块， 并先将欲储存至多层存储单元快闪存储 器区块的储存数据先储存至单层存储单元快闪存储器区块中， 然后再储存至多层存储单 元快闪存储器区块， 如此即使在对多层存储单元快闪存储器区块进行写入时发生断电的情 形， 复电后仍可自单层存储单元快闪存储器区块中再取得未写入完成的储存数据， 因此可 避免储存数据因断电而发生数据错误 / 佚失的情形。 0032 第二实施例 0033 图 3 示出了本发明另一实施例的数据储存装置的示意图， 请参照图 3。数据储存 装置 300 与图 1 的数据储存装置 100 相同标号的元件的名称与功能均相同， 在此不再赘述。 图 3 与图 1 实。
34、施例的不同之处在于， 在本实施例中， 假设第一存储器区块 B1、 第三存储器区 块B3第(2n-1)存储器区块B(2n-1)均为多层存储单元快闪存储器区块， 第二存储器区块 B2、 第四存储器区块B4第2n存储器区块B2n均为单层存储单元快闪存储器区块。 如前所 述， 多层存储单元快闪存储器区块中的数据是以配对页 （Paired Pages） 的形式储存， 即一 最低有效位 （Least Significant Bit,LSB） 页数据会与一最高有效位 （Most Significant Bit,MSB） 页数据对应储存。上述的多笔储存数据 （以下以前述的第一及第二储存数据为例 说明） 可能是。
35、 LSB 页数据也可能是 MSB 页数据。控制单元 104 接收到主机的第一及第二储 存数据后将判断写入非易失性存储器单元 102 的第一及第二储存数据是否为 LSB 页数据， 若第一及第二储存数据为 LSB 页数据， 控制单元 104 并行地将各 LSB 页数据的储存数据分 说 明 书 CN 103678159 A 8 5/8 页 9 别写入不同的存储器芯片 （如 D1 和 D2） 的多层存储单元快闪存储器区块 ( 亦即第一存储器 区块 B1 和第三存储器区块 B3) 中， 并且将各 LSB 页数据分别复制至存储器芯片 D1 和 D2 的 单层存储单元快闪存储器区块 ( 亦即第二存储器区块 。
36、B2 和第四存储器区块 B4) 中。相反 地， 若第一及第二储存数据为 MSB 页数据， 则控制单元 104 并行地将各 MSB 页数据的储存数 据分别写入不同的存储器芯片 （如 D1 和 D2） 中而不进行复制的动作。 0034 举例来说， 图 4 示出了本发明另一实施例的数据储存装置的示意图。假设在图 3 实施例中有4个存储器芯片(亦即n=4)， 主机先依序发送LSB页数据的储存数据， 包括页数 据 A D， 后来主机又依序发送与页数据 A D 配对的 MSB 页数据， 包括页数据 E H。此 外在本实施例中页数据 A、 B、 C、 D 为页数据 A、 B、 C、 D 的复制数据， 控制单。
37、元 104 可先 并行地将页数据 A、 B、 C、 D 储存至各存储器芯片 D1 D4 的多层存储单元快闪存储器区块 ( 亦即存储器区块 B1、 B3、 B5 和 B7) 中， 当控制单元 104 判断出储存数据为 LSB 页数据 ( 亦 即页数据 A D) 时， 随即还将页数据 A、 B、 C、 D 复制至各存储器芯片 D1 D4 的单层 存储单元快闪存储器区块 ( 亦即存储器区块 B2、 B4、 B6 和 B8) 中， 即是说， 当判断到一储存 数据为 LSB 页数据时， 控制单元 104 会将该储存数据在 MLC 区域和 SLC 区域各写一次以做 备份。随后当主机依序发送与页数据 A D。
38、 配对的 MSB 页数据 E H 时， 控制单元 104 判 断出储存数据为 MSB 页数据 ( 亦即页数据 E H)， 则控制单元 104 分别将 MSB 页数据的页 数据 E H 分别储存至具有与页数据 E H 配对的页数据 ( 亦即页数据 A D) 的各存储 器芯片中， 其中页数据EH为储存至多层存储单元快闪存储器区块(亦即存储器区块B1、 B3、 B5 和 B7) 中。此外， 当与单层存储单元快闪存储器区块 ( 亦即存储器区块 B2、 B4、 B6 和 B8) 中的 LSB 页数据配对的 MSB 页数据 （页数据 E H） 都被储存至多层存储单元快闪存储 器区块 ( 亦即存储器区块 B。
39、1、 B3、 B5 和 B7) 中之后， 单层存储单元快闪存储器区块中的数 据 （页数据 A D） 即成为无效 (invalid) 数据而可以擦除。在某些实施例中， 控制单元 104 还每隔一预设时间擦除各存储器芯片的单层存储单元快闪存储器区块 ( 亦即存储器区 块B2、 B4、 B6和B8)中的无效数据， 或当存储器芯片的单层存储单元快闪存储器区块中的数 据达到预设数据量时再擦除。 0035 如此藉由将 LSB 页数据的储存数据复制至单层存储单元快闪存储器区块中， 利用 单层存储单元快闪存储器区块的写入不受断电影响而产生写入数据错误 / 佚失的特性， 即 可避免储存数据因断电而发生数据错误 。
40、/ 佚失的情形。且由于单层存储单元快闪存储器 区块的写入速度较多层存储单元快闪存储器区块的写入速度快， 本实施例藉由先同时写入 LSB 页数据的储存数据至多层存储单元快闪存储器区块， 然后再同时备份 LSB 页数据的储 存数据至单层存储单元快闪存储器区块。 如此可避免同时对多层存储单元快闪存储器区块 与单层存储单元快闪存储器区块进行写入， 而使单层存储单元快闪存储器区块的存储器芯 片须等待多层存储单元快闪存储器区块的存储器芯片完成写入后才能进行下一次的写入 动作的情形发生， 因而可提高储存数据的储存速度。 0036 第三实施例 0037 请参照图5， 本实施例假设第一和第三存储器区块B1和B3。
41、为单层存储单元快闪存 储器区块， 第二和第四存储器区块B2和B4为多层存储单元快闪存储器区块， 且储存数据亦 包括LSB页数据与MSB页数据， LSB页数据与MSB页数据构成配对页储存于多层存储单元快 闪存储器区块区域。控制单元 104 先将第一及第二储存数据并行地分别储存至各存储器芯 说 明 书 CN 103678159 A 9 6/8 页 10 片的单层存储单元快闪存储器区块(如第一及第三存储器区块B1、 B3)中， 本实施例与第二 实施例的不同之处在于， 在本实施例中， 控制单元 104 在判断写入非易失性存储器单元 102 的第一及第二储存数据为 LSB 页数据， 且控制单元 104 。
42、又判断出随后来自主机的第三及第 四储存数据为与 LSB 页数据 （第一及第二储存数据） 配对的 MSB 页数据时， 控制单元 104 首 先将原先储存在各存储器芯片的单层存储单元快闪存储器区块 ( 如第一及第三存储器区 块 B1、 B3) 中对应该 MSB 页数据的 LSB 页数据复制至多层存储单元快闪存储器区块 ( 如第 二及第四存储器区块 B2、 B4)， 再将 MSB 页数据 （第三及第四储存数据） 也储存至多层存储单 元快闪存储器区块 ( 如第二及第四存储器区块 B2、 B4) 中。此外， 当单层存储单元快闪存储 器区块 ( 如第一及第三存储器区块 B1、 B3) 中的数据都被复制到多。
43、层存储单元快闪存储器 区块(如第二及第四存储器区块B2、 B4)中之后， 单层存储单元快闪存储器区块中的数据即 成为无效 (invalid) 数据而可以擦除。在某些实施例中， 控制单元 104 还每隔一预设时间 擦除各存储器芯片的单层存储单元快闪存储器区块 ( 如第一及第三存储器区块 B1、 B3) 中 的无效数据， 或当存储器芯片的单层存储单元快闪存储器区块中的数据达到预设数据量时 再擦除， 以确保单层存储单元快闪存储器区块有足够的空间进行储存数据的备份。 0038 举例来说， 图5示出了本发明另一实施例的数据储存装置的示意图。 假设在图5实 施例中有4个存储器芯片(亦即n=4)， 主机先依。
44、序发送LSB页数据的储存数据， 包括页数据 A D， 后来主机又依序发送与页数据 A D 配对的 MSB 页数据为页数据 E H。在本实施 例中页数据 A、 B、 C、 D 为页数据 A、 B、 C、 D 的复制数据， 控制单元 104 可先并行地将页数 据 A、 B、 C、 D 储存至各存储器芯片 D1 D4 的单层存储单元快闪存储器区块 ( 亦即存储器 区块 B1、 B3、 B5 和 B7) 中。图 5 的实施例与图 4 的不同之处在于， 控制单元 104 先将 LSB 页 数据储存于单层而非多层存储单元快闪存储器区块， 且并不会随即复制页数据 A、 B、 C、 D， 而是随后当主机依序发。
45、送与页数据 A D 配对的 MSB 页数据 E H 时才做复制， 即当控 制单元104判断出储存数据为与LSB页数据配对的MSB页数据后， 控制单元104可先将LSB 页数据 A、 B、 C、 D 并行地分别写入存储器芯片 D1 D4 的多层存储单元快闪存储器区 块 ( 亦即存储器区块 B2、 B4、 B6 和 B8) 中， 然后再将 MSB 页数据 E、 F、 G、 H 也并行地分别存 储至具有与页数据 E H 配对的页数据 ( 亦即页数据 A D) 的存储器芯片中， 即各存储器 芯片 D1 D4 的多层存储单元快闪存储器区块 ( 亦即存储器区块 B2、 B4、 B6 和 B8) 中。 00。
46、39 如此藉由并行地将各 LSB 页数据的储存数据先储存至单层存储单元快闪存储器 区块中， 利用单层存储单元快闪存储器区块的写入不受断电影响而产生写入数据错误 / 佚 失的特性， 即可避免储存数据因断电而发生数据错误 / 佚失的情形。而只有在写入 LSB 页 数据对应的 MSB 页数据时， 才会将原本储存在单层存储单元快闪存储器区块中的 LSB 页数 据复制到多层存储单元快闪存储器区块中， 随后再储存对应的MSB页数据， 由于LSB页数据 因断电而发生数据错误 / 佚失的情形只会出现在写入与之配对的 MSB 页数据时， 因此若不 写入配对的MSB页数据， 则无需将LSB页数据复制至多层存储单元。
47、快闪存储器区块， 本实施 例籍由将其保留在单层存储单元快闪存储器区块中， 可进一步节省储存空间并减少存取次 数。 0040 第四实施例 0041 图 6 示出了本发明一实施例的数据储存装置的数据写入方法的步骤示意图， 请参 照图 6。归纳上述数据储存装置的数据写入方法可包括下列步骤。首先， 将来自数据储存 说 明 书 CN 103678159 A 10 7/8 页 11 装置外部的主机的第一储存数据和第二储存数据并行地分别储存至非易失性存储器单元 中的第一存储器区块及第三存储器区块 ( 步骤 S602)。接着， 将第一储存数据和该第二储 存数据分别复制至非易失性存储器单元中的第二存储器区块及该。
48、第四存储器区块 ( 步骤 S604)。 其中第一存储器区块与第二存储器区块同属于第一存储器芯片， 第三存储器区块与 第四存储器区块同属于第二存储器芯片。 如此藉由重复写入储存数据至非易失性存储器单 元的各存储器芯片的不同性质的存储器区块， 即可避免储存数据写入时发生断电而造成数 据错误 / 佚失的情形。 0042 第五实施例 0043 图 7 示出了本发明另一实施例的数据储存装置的数据写入方法的步骤示意图， 请 参照图7。 在本实施例中， 上述的第一存储器区块及第三存储器区块可例如为单层存储单元 快闪存储器区块， 而第二存储器区块及第四存储器区块可例如为多层存储单元快闪存储器 区块。详细来说，。
49、 上述第一及第二储存数据分别复制至非易失性存储器单元中的第二及第 四存储器区块的步骤可如图 7 所示， 将来自主机的第三储存数据和第四储存数据并行地分 别储存至非易失性存储器单元中的第一存储器区块及第三存储器区块 ( 步骤 S701)。判断 第一存储器区块中的第一地址区段与第三地址区段， 以及第三存储器区块中的第二地址区 段与第四地址区段是否被写入数据 ( 步骤 S702)。若第一存储器区块中的第一地址区段与 第二地址区段以及第三存储器区块中的第二地址区段与第四地址区段未皆被写入数据， 则 回到步骤 S701， 继续将储存数据储存至非易失性存储器单元中的第一及第三存储器区块。 而若第一存储器区块中的第一地址区段与第二地址区段及第三存储器区块中的第二地址 区段与第四地址区段皆被写入数据， 将位于第一地址区段与第三地址区段的储存数据复制 至第二存储器区块。