具有USB20高速模式和自动速度检测的USB隔离器集成电路.pdf

一种USB隔离器集成电路，包括：隔离势垒，布置在集成电路的上游部分与下游部分之间，以在两者之间提供电流隔离；第一USB2.0接口，用于在集成电路的上游部分与上游USB实体之间接收和传输符合USB2.0的信号；第二USB2.0接口，用于在集成电路的下游部分与下游USB实体之间接收和传输符合USB2.0的信号；多个信号耦合部件，用于实现集成电路的上游部分与下游部分之间的通信，以使上游USB实体与下游USB实体利用USB2.0协议进行通信，同时保持两者之间的电流隔离；以及集成电路的上游和下游部分包括各个模块，所述各个模块用于自动检测上游或下游USB实体的USB2.0速度，并在所述检测之后自动将集成电路置于多个USB2.0速度模式中的对应模式下，以在上游或下游USB实体之间进行通信，所述多个USB2.0速度模式包括USB低速模式、USB全速模式和USB2.0高速模式。

权利要求书
1.  一种USB隔离器集成电路，包括：
隔离势垒，布置在所述集成电路的上游部分与下游部分之间，以在两者之间提供电流隔离；
第一USB2.0接口，被配置为在所述集成电路的所述上游部分与上游USB实体之间接收和传输符合USB2.0的信号；
第二USB2.0接口，被配置为在所述集成电路的所述下游部分与下游USB实体之间接收和传输符合USB2.0的信号；
多个信号耦合部件，被配置为允许所述集成电路的所述上游部分与所述下游部分之间的通信，以利用USB2.0协议使所述上游USB实体与所述下游USB实体之间进行通信，同时保持这两者之间的电流隔离；以及
所述集成电路的所述上游部分和所述下游部分包括各个模块，所述各个模块被配置为自动检测所述上游USB实体或所述下游USB实体的USB2.0速度，并响应于所述检测，自动将所述集成电路置于多个USB2.0速度模式中的对应模式下，以在所述上游或USB实体和所述下游USB实体之间进行通信，所述多个USB2.0速度模式包括USB低速模式、USB全速模式、和USB2.0高速模式。

2.  根据权利要求1所述的USB隔离器集成电路，其中，所述模块包括状态机，所述状态机分别布置在所述集成电路的所述上游部分和所述下游部分上，所述状态机被配置为存储代表所述集成电路的各个部分的状态的状态信息并在所述各个部分之间同步所述状态信息。

3.  根据权利要求2所述的USB隔离器集成电路，其中，所述状态机进一步被配置为校正所述集成电路的所述上游部分和/或所述下游部分的状态中的一个或多个错误。

4.  根据权利要求2所述的USB隔离器集成电路，其中，USB数据通过一个或多个信号耦合部件在所述上游USB实体与所述下游USB实体之间通信，所述状态机通过一个或多个其它信号耦合部件在所述上游USB实体与所述下游USB实体之间对所述状态信息进行通信。

5.  根据权利要求4所述的USB隔离器集成电路，其中，在所述集成电路的所述上游部分和所述下游部分之间对所述状态信息进行通信的所述一个或多个其它信号耦合部件与使所述USB数据通信的所述一个或多个信号耦合部件不在一条直线上。

6.  根据权利要求4所述的USB隔离器集成电路，其中，对所述状态信息进行通信的所述一个或多个其它信号耦合部件与使所述USB数据通信的所述一个或多个信号耦合部件独立计时并且比所述一个或多个信号耦合部件缓慢。

7.  根据权利要求2至6中任一项所述的USB隔离器集成电路，其中，仅所述集成电路的所述上游部分和所述下游部分之一包括晶体振荡器的输入用作PLL的参考，其输出用于将USB高速信令在重传给所述集成电路的对应部分上的USB总线之前将所述USB高速信令再次同步。

8.  根据权利要求2至6中任一项所述的USB隔离器集成电路，其中，所述集成电路的所述上游部分和所述下游部分分别包括对应晶体振荡器的对应输入用作对应PLL的参考，其输出用于将USB高速信令在重传给所述集成电路的对应部分上的对应USB总线之前将所述USB高速信令再次同步。

9.  根据权利要求1至8中任一项所述的USB隔离器集成电路，其中，所述信号耦合部件为在所述集成电路的所述上游部分和所述下游部分之间提供电容耦合的电容隔离器。

10.  根据权利要求9所述的USB隔离器集成电路，其中，所述电容隔离器包括电容器和用于刷新所述电容器上的电荷的电容器充电部件。

11.  根据权利要求9或10所述的USB隔离器集成电路，其中，所述集成电路的所述上游部分和所述下游部分在电绝缘的单个小片上互相分隔，所述集成电路在所述小片上包括至少一个耦合区域，用于在互相隔离的集成电路部分之间提供电容耦合，所述集成电路部分由所述单个小片上的多个层构成，所述层包括金属和介电层以及至少一个半导体层；
其中，至少一个所述介电层从所述集成电路部分跨所述耦合区域延伸，至少一个对应金属层和/或至少一个半导体层从每个所述集成电路部分延伸并部分地延伸到所述耦合区域中，以在其中形成一个或多个电容器，从而在电流隔离的集成电路部分之间提供电容耦合。

12.  根据权利要求1至11中任一项所述的USB隔离器集成电路，其中，所述集成电路的所述上游部分和所述下游部分分别包括与对应精密电阻器耦合的对应输入，用于限定高速USB2.0信令的电流。

13.  根据权利要求1至12中任一项所述的USB隔离器集成电路，其中：
所述第一USB2.0接口被配置为在所述集成电路的所述上游部分与任何USB实体之间接收和传输符合USB2.0的信号，所述USB实体包括标准USB主机、USB嵌入式主机、USB便携式设备、和USB集线器；以及
所述第二USB2.0接口被配置为在所述集成电路的所述下游部分与任何USB实体之间接收和传输符合USB2.0的信号，所述USB实体包括标准USB设备、USB嵌入式主机、USB便携式设备、和USB集线器。

14.  根据权利要求1至13中任一项所述的USB隔离器集成电路，其中，所述模块被配置为将USB信号、设备连接和设备断开从所述上游USB实体和所述下游USB实体之一传输给所述上游USB实体和所述下游USB实体中的另一个，使所述USB隔离器集成电路除了时间延迟以外对所述上游USB实体和下游USB实体透明。

15.  根据权利要求1至14中任一项所述的USB隔离器集成电路，其中，至少一些所述信号耦合部件为被配置为在所述集成电路的所述上游部分和所述下游部分之间允许双向通信的双向信号耦合部件。

16.  根据权利要求1至14中任一项所述的USB隔离器集成电路，其中，所述信号耦合部件包括被配置为仅允许从所述集成电路的所述上游部分到所述下游部分通信的第一单向信号耦合部件和被配置为仅允许从所述集成电路的所述下游部分到所述上游部分通信的第二单向信号耦合部件。

说明书具有USB2.0高速模式和自动速度检测的USB隔离器集成电路
技术领域
本发明涉及一种在集成电路的两个区域之间提供电流隔离同时在这些区域之间双向传输USB2.0数据的隔离器集成电路。
背景技术
该说明书中提到的任何现有公开（或来源于此的信息）或任何已知事项，并非也不应视为对现有公开（或来源于此的信息）或已知事项构成与该说明书有关的领域的一般常识的一部分的承认、许可或任何形式的建议。
通用串行总线（或“USB”）是在USB实体（例如，USB主机、USB设备）和USB集线器之间传输数据的普遍标准。USB2.0支持高达480Mbps的数据传输速率。
跨电隔离势垒传输USB信号对许多应用来说都非常重要，包括：
（i）连接电源的医疗设备（用于患者安全）；
（ii）跨连接电源的设备之间的线缆的通信链路（避免接地环路）；
（iii）电源数据网络（用于电源隔离）；
（iv）精密音频、传感和数据采集（抑制噪音拾取）；
（v）工业传感和控制（用于隔离各种电源域）；以及
（vi）汽车电路（用于进行高压电尖峰脉冲保护）。
USB2.0支持三种信号发送速率：1.5Mbps的“低速”速率、12Mbps的“全速”速率和480Mbps的“高速”速率。
现有技术中的USB隔离器传统上使用光耦合器提供电流隔离。但是，光耦合器仅可支持相对较低的数据速率（～10Mbps），且消耗很大电力（>10mW）。目前，Analog Devices公司推出了ADUM4160全/低速USB数字隔离器，这是一种具有基于变压器的隔离功能的集成电路，参见http://www.analog.com/en/interface/digital-isolators/adum4160/products/produ ct.html。但是，ADUM4160不支持USB2.0高速模式，因此限于12Mbps。另外，ADUM4160无法进行自动速度检测，速度选择必须利用ADUM4160封装的外露引脚（SPU和SPD）手动设置。
需要提供减少现有技术的一种或多种限制，或至少提供有效替代物的一种USB隔离器集成电路。
发明内容
根据本发明，提供了一种USB隔离器集成电路，包括：
隔离势垒，布置在集成电路的上游部分与下游部分之间，以在两者之间提供电流隔离；
第一USB2.0接口，被配置为在集成电路的上游部分与上游USB实体之间接收和传输符合USB2.0的信号；
第二USB2.0接口，被配置为在集成电路的下游部分与下游USB实体之间接收和传输符合USB2.0的信号；
多个信号耦合部件，被配置为实现集成电路的上游部分与下游部分之间的通信，以使上游USB实体与下游USB实体利用USB2.0协议进行通信，同时保持两者之间的电流隔离；以及
集成电路的上游和下游部分包括各个模块，所述各个模块被配置为自动检测上游或下游USB实体的USB2.0速度，并响应于所述检测，自动将集成电路置于多个USB2.0速度模式中的对应模式下，以在上游与下游USB实体之间进行通信，所述多个USB2.0速度模式包括USB低速模式、USB全速模式和USB2.0高速模式。
在一些实施方式中，模块包括状态机，状态机分别布置在集成电路的上游和下游部分上，所述状态机被配置为存储代表集成电路的各个部分状态的状态信息，并在两者之间同步状态信息。
在一些实施方式中，状态机进一步被配置为校正集成电路的上游和/下游部分的状态中的一个或多个错误。
在一些实施方式中，USB数据通过一个或多个信号耦合部件在上游和下游USB实体之间通信，状态机通过一个或多个其它信号耦合部件在两者之间对状态信息进行通信。
在一些实施方式中，在集成电路的上游和下游部分之间对状态信息进行通信的一个或多个其它信号耦合部件与使USB数据通信的一个或多个信号耦合部件不在一条直线上（inline）。
在一些实施方式中，对状态信息进行通信的一个或多个其它信号耦合部件与使USB数据通信的一个或多个信号耦合部件独立计时，并且比其缓慢。
在一些实施方式中，仅集成电路的上游和下游部分的其中之一包括晶体振荡器的输入，用于起PLL的参考作用，其输出用于将USB高速信令在重传给集成电路的对应部分上的USB总线之前将其再次同步。
在一些实施方式中，集成电路的上游和下游部分分别包括对应晶体振荡器的对应输入，用于起对应PLL的参考作用，其输出用于将USB高速信令在重传给集成电路的对应部分上的对应USB总线之前将其再次同步。
在一些实施方式中，信号耦合部件为在集成电路的上游和下游部分之间提供电容耦合的电容隔离器。
在一些实施方式中，电容隔离器包括电容器和用于刷新电容器上的电荷的电容器充电部件。
在一些实施方式中，集成电路的上游和下游部分在电绝缘单片上互相分隔，集成电路在小片上包括至少一个耦合区域，用于在互相隔离的集成电路部分之间提供电容耦合，集成电路部分由单片上的多个层构成，所述层包括金属和介电层以及至少一个半导体层；其中，至少一个介电层从集成电路部分经过耦合区域延伸，至少一个对应金属层和/或至少一个半导体层从每个集成电路部分延伸并部分延伸到耦合区域中，以在其中形成一个或多个电容器，从而在电流隔离的集成电路部分之间提供电容耦合。
在一些实施方式中，集成电路的所述上游和下游部分分别包括与对应精密电阻器耦合的对应输入，用于限定高速USB2.0信令的电流。
在一些实施方式中，第一USB2.0接口被配置为在集成电路的上游部分与任何USB实体（包括标准USB主机、USB嵌入式主机、USB便携式设备和USB集线器）之间接收和传输符合USB2.0的信号；第二USB2.0接口被配置为在集成电路的下游部分与任何USB实体（包括标准USB设 备、USB嵌入式主机、USB便携式设备和USB集线器）之间接收和传输符合USB2.0的信号。
在所述实施方式中，模块被配置为将USB信号、设备连接和设备断开从上游和下游USB实体中的一个传输给上游和下游USB实体中的另一个，使USB隔离器集成电路对上游和下游USB实体透明，没有时间延迟。
在一些实施方式中，至少一些信号耦合部件为被配置为在集成电路的上游部分和下游部分之间实现双向通信的双向信号耦合部件。
在一些实施方式中，信号耦合部件包括被配置为仅实现从集成电路的上游部分到下游部分通信的第一单向信号耦合部件和被配置为仅实现从集成电路的下游部分到上游部分通信的第二单向信号耦合部件。
附图说明
下文将参照附图仅通过示例方式对本发明的一些实施方式进行说明，在附图中：
图1为USB隔离器小片或芯片的一个实施方式的简化框图；
图2和图3为示出了USB全速模式下USB隔离器中分别用于包开始和包结束的各个信号的示意性时序图；
图4和图5为示出了USB高速模式下USB隔离器中分别用于包的开始和包的结束的各个信号的示意性时序图；
图6为示出了高速模式连接和重置期间隔离器中的各个信号的示意时序图；
图7为示出了从高速状态进入暂停模式期间隔离器中的各个信号的示意时序图；
图8和图9分别为从上游USB实体接收数据的情况下高速和全速模式下设备断开检测和指示期间隔离器中的各个信号的示意时序图；
图10为用于刷新非驱动电容双向隔离通道的状态的部件的示意电路图，其中，隔离通道的两侧用‘a’和‘b’表示，‘pu’表示上拉，‘pd’表示下拉；
图11为具有PLL同步功能的USB隔离器芯片的一个实施方式的高速部分的简化电路图，其中，晶体振荡器与芯片的上游侧连接，该侧的PLL用于在两侧进行再同步和数据恢复；以及
图12为USB隔离器小片或芯片的进一步实施方式的简化框图。
具体实施方式
本文对在两个电源域之间提供电隔离，同时根据USB2.0标准通过隔离势垒在两个电源域之间传输数据的USB隔离器进行了说明。USB隔离器为单片或小片上的集成电路的形式，完全支持低速、全速和高速三种USB2.0速度模式。隔离器不要求USB速度模式进行硬接线，能自动检测连接的USB2.0主机和外围设备的速度，随后对上游和下游USB实体可见，但有短暂额外延迟。USB隔离器可容纳在USB实体（例如，USB设备、主机或集线器）的外壳之内，或设于其外部；例如，本文所述的USB隔离器可集成在USB线缆或其它形式的USB互连线路中。
如图1的示例隔离器的示意形式所示，本文所述的USB隔离器为集成电路的形式，限定了至少两个互相隔离的电源或电气域102、104，所述电源或电气域102、104由耦合部件105互相耦合以进行通信。在图1的实施方式中，电源域102、104由在单片或基板上互相分隔的集成电路的 上游（US）102和下游（DS）104部分构成，布置在两个部分102、104之间的至少一个隔离势垒106在两者之间提供电流隔离。耦合部件105实现了集成电路的上游和下游部分之间跨隔离势垒106进行的信息通信，同时保持了两者之间的电流隔离。
一般来说，耦合部件105可采用任何适当耦合形式，包括电容、电感或光学耦合，但本文所述的特定实施方式采用电容耦合。特别地，电容耦合可由第61/415、281号美国专利申请和PCT/AU2011/001497中所述的集成电容器结构提供，所述两个申请的标题均为“Single-Chip Integrated Circuit with Capacitive Isolation”，其完整内容纳入本文作为参考。简要地说，在这些实施方式中，至少一个金属层和/或至少一个半导体层从上游和下游部分102、104延伸，部分跨隔离势垒106。这些导电层的延伸部分通过至少一种介电材料电磁耦合，以跨隔离势垒106形成一个或多个电容器，从而在集成电路的上游和下游部分102、104之间提供电容耦合。但是，本领域的技术人员应理解的是，在其它实施方式中，可使用多种其它类型和/或配置的耦合部件耦合集成电路部分102、104。
除上拉和下拉电阻器108、110和用于上拉电阻器108的控制开关（用途如上文所述）之外，上游和下游电源域102、104包括相同部件，包括：
（i）隔离发送机112、接收机114和收发机116，分别跨耦合部件105发送、接收和发送/接收数据；
（ii）快速多路复用器和驱动使能信号发生器（FMUX）118，控制USB隔离器的上游（US）和下游（DS）侧之间的数据传输方向；
（iii）数字逻辑块120，控制对应电源域上的所有电路的状态，并将该状态与另一个电源域上的状态同步；以及
（iv）USB线路收发机122，指示USB接口的状态，包含在USB数据线缆上发送和接收数据所需的所有电路，包括：LS/FS和HS发送机/线路驱动器124、126，LS/FS/HS接收机128，振幅检测器130。LS/FS/HS接收机128始终为使能状态。
另外，集成电路还包括图1的简化框图中未显示的以下辅助子系统：
（i）线性调节器，持续使能，从USB总线电压中产生所需电路供电电压。可替代地，如果从外部提供所需电路供电电压，调节器保持在使能状态，但不会影响外部电源。
（ii）电压和电流发生器电路，生成检测USB总线的各种状态和用正确信令条件驱动USB总线所需的精密电压和电流。如果需要支持高速模式，使用光学片外精密电阻器，可提高驱动电流和电压的精确性定义。对于仅要求低速和全速模式的应用，可省略该电阻器。
（iii）用于对数字逻辑块120计时的振荡器132。
读者可参考USB2.0标准或至少在http://en.wikipedia.org/wiki/Universal_Serial_Bus上参考维基百科提供的概述，作为以下说明的背景。如这些文件所述，USB2.0是一种在双绞数据线缆上传输信号的半双工差分信令协议，双绞线的两条线路分别承载本领域中称为D+和D–的数字信号。
一般USB连接可视为在上游USB实体（例如，USB主机）和下游USB实体（例如，USB设备）之间。USB上游实体包括两条数据线上的15kΩ下拉电阻器，因此，在没有连接下游实体时，即，在称为“单端零”或简称为SE0的状态下，将这些线路下拉。相反，USB下游实体包括其中一条数据线上的1.5kΩ上拉电阻器，因此，在SE0状态下，下游实体与USB线缆连接时，将其中一条USB数据线拉高。全速下游USB实体将 D+线拉高，而低速下游USB实体将D–线拉高。速度确定以后，通过在本领域中称为J和K状态的两种状态之间切换数据线而在上游和下游实体之间对USB数据进行通信，所述状态为相反状态，其中，一条对应数据线处于高压状态，另一条数据线处于低压状态。
因此，USB2.0协议限定了三种状态：J、K和SE0，如下所述：{D+高和D–低}、{D+低和D–高}，以及{D+低和D–低}。但是，在本文所述的隔离为电容隔离的实施方式中，单个数字隔离通道仅能发送两种电气状态（例如，代表J和K状态），因此，在没有信号多路复用的情况下，使用两个独立隔离通道发送3种可能的USB状态。两个隔离通道可被配置为与两条USB数据线缆直接对应（即，一个通道代表D+信号，另一个代表D–信号），但在所述实施方式中，一个通道承载D信息（从D+减去D–的结果），另一个代表SE0。断言（assert）SE0通道时，忽略D通道。
USB为双向协议，可利用四个单向隔离通道（每个方向两个通道）完成信令。但是，所述实施方式使用分别承载D和SE0信号的两个双向隔离通道134。耦合部件105每侧的每个隔离器收发机116都具有驱动使能输入（DR_EN）。当被断言时，对应通道134侧对通道134进行控制，并能将信息驱动到另一侧。两侧都不进行传输时，通道134上的电容器电压保持在其先前的驱动状态，两侧都等待另一侧传输，或收到对另一侧进行传输的命令。
数字逻辑电路120和状态同步
对USB2.0的低速和全速模式的支持相对简单，不要求进行重要的数字逻辑控制。但是，支持跨隔离势垒的USB2.0高速协议的复杂性要求具有控制隔离通道134和USB驱动器和接收机124、126、128的操作的额外智能能力。其采用隔离器的上游102和下游104侧的数字逻辑块120的形式。数字逻辑块120均包括状态机，对上游102和下游104侧的隔离器状态进行同步。
在所述实施方式中，隔离器的状态包括：
·下游实体断开
·LS空转
·LS TX DS到US
·LS TX US到DS
·LS暂停
·LS唤醒
·LS重置
·FS空转
·FS TX DS到US
·FS TX US到DS
·FS暂停
·FS唤醒
·FS重置
·FS线性调频
·HS空转
·HS TX DS到US
·HS TX US到DS
·HS暂停
·HS唤醒
·HS重置
但是，其它实施方式中也可采用其它状态和/或状态组合。
从一个状态到另一个的转换分成两种：快速和慢速。快速状态转换为从空转到传输（TX）状态以及从传输（TX）到空转状态的转换。为了降低功耗，数字逻辑块120以相对较低的频率计时，因此无法处理这些快速转换。快速转换由下文所述的快速多路复用器和驱动使能块（FMUX）118检测和控制。但是，数字逻辑块120知晓这些状态转换并对其进行监控，以确保状态中没有出现错误，例如，电源或接地瞬变可能造成的错误。这个功能是通过输入端与FMUX118、接收机128和振幅检测器130的所有数字输出端连接的数字逻辑块120完成的。为了简明起见，图1的简化框图中没有显示这些连接。如果发生错误，逻辑块120能通过单独控制引脚绕过和校正快速多路复用器和驱动使能块118的状态。
为了协助芯片的上游102和下游104侧之间的同步和状态通信，提供了一个或多个额外隔离通道136。这些额外隔离通道136能使两侧102、104均向另一侧传输其当前状态。由此，每侧都知晓了另一侧的状态，如果需要，可更新其自身的当前状态。电源或假信号或共模瞬变造成的错误可由该机构检测和校正。图1所示的实施方式使用两个单向隔离器在上游和下游侧之间交换状态信息。但是，毫无疑问，其它实施方式中也可使用单个双向通道。
状态信息利用串行协议通过隔离通道136发送，以减少所需的隔离通道数量，因此减小了芯片面积。8位数据包（例如）能最多发送128条命 令（包的第一位用作包起始指示器）。如图1的实施方式所示，数据包可在没有显式时钟的情况下异步发送，以减少所需的隔离通道数量，但在其它实施方式中也可采用其它情况。在一些实施方式中，隔离器使用简单突发模式时钟和数据恢复电路，如1992年12月Electronics Letters第28卷第23期第2128-2130页M.Banu和A.E.Dunlop的“Clock Recovery Circuits With Instantaneous Locking”所述。但是，在一些实施方式中，不要求使用参考PLL，因为对芯片两侧的振荡器选择了与其测量特性匹配的相似频率。接收侧的大致数据速率由数字逻辑块120使用的时钟132设置。对其选择与传输侧的对应时钟足够相似的频率，且具有足够的频率精度，可正确无误地在不进行转换的情况下恢复位串。这种位串的最大长度由芯片两侧的振荡器132的频率匹配规定。可替代地，可采用具有保证转换的编码方案，例如，曼彻斯特编码。
在其它实施方式中，芯片两侧102、104的振荡器132之间所需频率容限无法保证时，可使用较慢的串行编码方案。例如，在一些实施方式中，芯片两侧102、104采用利用连续脉冲之间的不同时间间隔对串行数据流进行编码，以代表逻辑‘0’和逻辑‘1’状态的编码方案进行通信。每个数据包包含报头，例如，‘0’和‘1’，因此接收机可确定时间阈值，以确定‘0’和‘1’位之间的差。这种方案在利用半导体工艺制造集成电路，芯片两侧102、104之间存在（或可能存在）温度差或电源电压差导致各个振荡器132的频率严重不匹配的实施方式中有效。
断开、重置和恢复信令较慢，由数字逻辑块120处理。
快速多路复用器和驱动使能电路（FMUX）118
由于从空转状态到传输状态的转换较快，隔离器不应使任何脉冲的宽度失真，数字逻辑块120与数据/SE0通道134不在一条线上，因为数字逻辑块120计时较慢。但是，检测到传输时，要求使用机构使能对隔离器数据通道134的驱动控制，从隔离器芯片的另一侧接收数据时，要求使能 USB总线发送机124、126。这些信号需要与数据严格对准，以避免假信号和脉宽失真。
这些特征由快速多路复用器和驱动使能电路块（FMUX）118提供，其与数据（D）和SE0线路134设于一条线上。FMUX块118从数字逻辑块120接收表示当前速度模式（低速、全速或高速）的信号，响应于这些信号，从适当的USB线路驱动器和接收机124、126、128切换数据信号，或将数据信号切换到124、126、128。FMUX块118还为LS/FS和HS发送机124、126提供驱动使能信号138、140，为数据隔离通道134提供驱动使能信号142。如果需要，例如，如果芯片两侧102、104之间发生状态失配，FMUX118生成的这些驱动使能信号138、140、142可被数字逻辑块120绕过。另外，该绕过可使数字逻辑块120在不要求快速转换的状态下，例如，断开、重置、暂停和恢复状态下以及速度检测期间控制FMUX118的输出。
跨隔离势垒的替代信令设置
图1所示的实施方式使用双向数字隔离器105减小所需芯片面积。在一些实施方式中，使用单向数字隔离器（可为电容式或非电容式）1202跨隔离势垒106传输所有信号，如图12所示。这种设置消耗较大芯片面积，但通过两种方式简化了设计：（i）MUX180块不需要对隔离器侧提供驱动使能信号，以及（ii）可去除下文所述的图10所示的隔离器刷新电路。
本领域的技术人员应理解的是，其它实施方式可对跨隔离势垒106的信令设置进行多种变化，包括：
（i）使用非电容式隔离单元，例如，电感耦合或巨磁阻比（GMR）单元；
（ii）使用跨隔离势垒106的冗余或额外信号以校正错误或传输DC信息（例如，每个隔离通道使用两对电容器，其中，一对承载快速数据信号，另一对承载数据调制时钟信号）；
（iii）将用于状态同步信号136的发送机112和接收机114组合成双向收发机，以减小小片面积；并且
（iv）对跨隔离势垒108的数据或控制信号的内容进行编码，以检测或校正错误和假信号（例如，使用数字通信领域中已知的奇偶检验位、前导码序列、CRC检验或握手过程）。
低速和全速模式——包起始
返回到图1所示的实施方式，图2为全速模式下用于包起始的各个信号的示意时序图。在低速和全速模式下，从FMUX118角度看的唯一区别是，D+对J符号来说较高，还是对K符号来说较高。在这两种较低速度的模式下，一旦FMUX118检测到从USB线路接收机128接收的D信号中表示包起始的边缘时，FMUX118断言隔离通道驱动使能信号142，通过隔离数据D通道134发送接收的USB数据。
在隔离势垒106的另一侧，隔离器收发机116表明转换时，该侧的FMUX118对LS/FS USB线路驱动器124断言驱动使能信号138，LS/FS USB线路驱动器124将接收自隔离通道134的数据发送给USB总线144。
低速和全速模式——包结束
图3为全速模式下用于包结束的各个信号的示意时序图。USB收发机128生成SE0之后，释放隔离通道驱动使能信号142，随后返回到J（低速/全速包结束）。在由电容耦合部件提供跨隔离势垒106耦合的实施方式中，释放隔离器驱动使能信号142之前引入大约1位时间的短暂延迟，以确保释放之前将隔离通道134充电到正确水平。
在隔离势垒106的另一侧，断言SE0隔离通道时，也将其发送给USB总线144，FMUX118等待返回到J状态。随后，释放USB线路驱动器驱动使能信号138，由此释放USB总线144。
高速模式——包起始
图4为高速模式下用于包起始的各个信号的示意时序图。断言FMUX118高速模式输入（未显示）时，D+/D–线路144的边缘表明USB总线144离开USB空转状态。这是由一个振幅检测器130——特别是静噪检测器检测的，USB线路144上的输入差分振幅超过预定阈值时，其输出146降低。在芯片从USB总线144接收数据的一侧的FMUX118随后断言对应隔离通道驱动使能信号142，并通过隔离势垒数据（D）通道发送接收到的数据。
在高速模式下的隔离势垒的另一侧，SE0隔离通道输出148降低表明包起始。为了避免静噪检测器的延迟在第一位上产生假信号，将隔离器数据线150上的第一次转换丢弃。从第二次转换开始断言高速USB线路驱动器126的驱动使能信号140，并将数据发送至USB总线144上。
高速模式——包结束
图5为高速模式下用于包结束的各个信号的示意时序图。USB总线144返回到空转状态时，再断言静噪检测器输出146。FMUX118随后释放隔离通道驱动使能142。在由电容耦合提供跨隔离势垒106耦合的实施方式中，释放隔离器驱动使能信号142之前引入大约1位时间的短暂延迟，以确保释放之前将隔离通道134充电到正确水平。
在高速模式下的隔离势垒的另一侧，SE0隔离通道输出148再次升高时，识别包结束。FMUX118随后释放高速驱动器驱动使能140，因此USB总线144返回到空转状态。
速度检测、速度指示和信令
本文所述的隔离器实现了三种USB2.0速度协议（包括高速）的自动检测。
图6为高速检测期间隔离器中的各个信号的示意时序图。USB实体与USB隔离器的下游侧104第一次连接时，其上拉电阻器将DD+或DD–拉高，表明其能进行全速信令还是仅限于低速信令，如上文所述。下游侧104的接收机128检测这些USB总线线路144的状态，经由下游FMUX118和两个数字逻辑块120的状态机，上游数字块120将上游侧上拉电阻器108与芯片上游侧102的对应USB线路连接。这表明了下游USB实体到上游USB实体的速度，从而使USB隔离器芯片看起来透明。
高速模式按照以下方式进行检测。如果表明高速模式，在上游USB实体发起重置条件之后，USB隔离器等待下游实体发送其单线性调频信号。如果检测到该信号，将其发送到芯片的上游侧102，并在LS/FS驱动器124禁用、上拉电阻器108连接的情况下，通过将高速信令电流驱动到合适的USB线路144中而将其输出。随后等待上游USB实体用其高速线性调频信号做出响应。如果检测该信号并且检测到该信号时，将其发送到芯片的下游侧104。线性调频信号发送到下游线路144时，由振幅检测器130的线性调频振幅监控器监控振幅。线性调频振幅大于高速信令电平。一旦线性调频振幅从线性调频信令电平降到高速信令电平时，表示USB下游实体已通过降低LS/FS驱动器124的输出而连接其45欧姆电阻器125接地。线性调频振幅监控器对其进行检测，并将线性调频完成信号154输出给FMUX118。隔离器芯片通过LS/FS TX124将其45欧姆电阻器125接地，从而将下游USB实体性能映射到其上游USB接口144。由此使隔离器芯片处于高速模式。
图7为从高速状态进入到暂停模式期间隔离器中的各个信号的示意时序图。在高速模式下，要求芯片进入暂停模式时，恢复全速信令条件。 为了使转换暂停，隔离器确定高速空转状态下花费的时间长度。在限定的超时时间之后，隔离器将总线144浮动在上游侧102（停止驱动对应LS/FS接地驱动器124），重新连接FS上拉电阻器108。如果芯片的上游侧102随后检测到上游连接的USB实体也与总线144断开，在FS空转条件下，表示隔离器应进入暂停模式。随后释放下游总线144，隔离器进入暂停模式。
如果在上游总线144浮动之后，从HS空转开始之后的预定时间长度之前在上游总线144上没有检测到FS空转条件，这表明主机重置，因此隔离器将FS SE0保持在下游侧104（驱动45欧姆接地电阻器125），以表明对下游连接的USB实体的重置。
FS/LS信令通过隔离器传输唤醒信号（从暂停模式中唤醒），如USB2.0标准所述。
USB设备断开
对于高速和全速/低速模式，USB设备断开的处理不同。示例高速断开如图8所示。DS USB端口144进行传输时，检测到断开。其将固定电流驱动到D+/D–线路144，使下游USB实体断开，因此其45欧姆接地电阻器移除时，下游数据线144上的摆幅加倍。这是由振幅检测器块130的断开振幅检测器检测的，并断言断开信号152。该信号由下游FMUX118接收，FMUX118通过数字控制块120和对应状态同步隔离通道136将条件通信到隔离器的上游侧102。上游侧随后停止驱动其45欧姆接地电阻器125（SE0），因此模拟了USB设备与上游连接的USB实体断开的情况。该上游USB实体将根据USB2.0标准的规定在帧起始包结束期间检测断开条件。
在全速或低速期间，没有驱动下游端口144时，表明USB设备断开，如图9所示。如果两条USB总线线路144的电压电平都降低（下游USB 实体的上拉电阻器不再连接），表示下游USB实体不再连接。利用状态同步隔离通道136将该条件发送到隔离器的上游侧102，隔离器的上游侧102的上拉电阻器108断开，以模拟USB设备断开。上游USB实体会检测到USB线路的电压电平降低，因此会收到USB设备断开的通知。
USB上游实体断开
如果上游USB实体断开，隔离器在比USB2.0规范指定的正常空转（或高速模式下的重置）长的时间内没有检测到其上游总线144的活动时，隔离器进入暂停模式，直到一条上游线路144上拉，表明重连。
无论数据的状态和方向如何，USB线路接收机128始终使能。
电容隔离器刷新
本文所述的隔离器被设计为承受跨隔离势垒106和耦合部件105的电压差，并对功率骤增或瞬变提供抗扰性的能力。但是，足够大的瞬变也可能会中断隔离通道上的数据。但是，期望隔离器能在这种瞬变过程中保持其状态，或至少具有可将隔离通道134、136重置到定义状态（例如，准备好接收下一个USB包的空转状态）的机构。
为了解决两侧都不驱动隔离通道时该空转时段中造成数据隔离通道变化的假信号或功率骤增的问题，应周期性地对状态进行刷新。该刷新操作由知晓隔离器的当前状态的数字逻辑块120进行控制。如图10所示，数字逻辑块120生成施加给CMOS FET1002、1004的脉冲（CMOS FET1002、1004与耦合电容器105连接），以刷新正确空转状态。NMOS FET1002的输入通常较低，PMOS FET1004的输入通常较高，因此其输出处于高阻抗状态。FET1002、1004的输出不处于高阻抗状态时，两个电容器105的输入被驱动到相反电压，以保持差分操作。这些FET1002、1004可用于将隔离通道驱动到启动时的预定义状态。这些刷新FET1002、1004 与隔离通道发送机1006、1008中的FET相比弱得多。因此，如果通过隔离器传输数据期间断言一个刷新脉冲，则传输操作覆没刷新脉冲。
USB协议确保一次仅一侧对USB总线进行控制。（例如）由于假信号或其它错误的原因，在隔离通道两侧尝试同时驱动通道这一不可能发生的情况下，通过在状态同步线路136上进行通信，立即对数字逻辑块120显示该状态失配。数字逻辑块通过丢弃包的剩余部分并将芯片两侧置于其空转状态而解决了这个僵局。受到假信号或错误影响的USB包被中断。但是，USB协议包含内置错误检测功能，主机和/或设备将以USB2.0规范的较高软件级传输限定的数据，使利用USB链路的应用不会产生连接或数据丢失。
抖动减少
根据上述实施方式的USB隔离器可对信号路径中的所有电路块采用标准低抖动设计技术。这些技术可包括：对数字电路使用快速边缘速率；限制电源反弹次数；使用充足的片上电源去耦电容；在差分路径中，例如，跨隔离势垒106使用CML逻辑，以降低对共模噪音的敏感性。但是，在USB2.0高速模式下，USB隔离器芯片本身会增加来自连接的USB实体的任何随机或确定性抖动，这会造成不满足预期抖动规格。在这些情况下，可使用精确时基在重传时对数据再同步，并正确恢复接收位。低速和全速信令不要求使用这些电路，因为抖动规格并不严格。
为了减少重传的USB数据中的抖动，USB隔离器可包括锁相环（PLL）和时钟数据恢复（CDR）电路，如图11的实施方式所示。图11中的PLL1102、CDR1104和再同步1106块在接收和重传USB数据流以及利用已知时钟数据恢复方案准确恢复接收到的数据之后提供低抖动输出。
在一些实施方式中，对隔离器芯片的各个侧102、104提供两个晶体振荡器输入，每侧有一个对应PLL1102。但是，更有效的方案是，仅在隔 离器芯片的一侧提供晶体振荡器输入和PLL1102，如图11所示。随后通过额外隔离通道1108发送锁相时钟。进一步实施方式（未显示）在芯片两侧仅包括一个晶体振荡器，但包括多个PLL电路，检测电路检测晶体连接的是隔离器芯片的哪一侧（通过检测启动时晶体输入线路上的切换）。随后隔离器芯片该侧的PLL1102使能，芯片另一侧的PLL1102禁用。
锁相时钟用于两种目的。首先，在恢复收到的数据时对突发模式CDR电路1104提供以供运行的近似时钟。该数据随后存储在缓冲器1106中，以避免溢流/欠流错误。随后利用PLL1102生成的锁相时钟对数据再同步，并将其传输到USB总线144上。使用高速信令再同步的缺点在于，（i）增加了芯片复杂性、面积、功耗和成本；（ii）由于必要的传输数据缓冲，增加了经过隔离器芯片时的延迟。
本文所述的USB隔离器对多种应用有效，包括患者监控设备必须与电源电隔离的医疗应用，以及机器传感和控制电路必须与控制和分析计算机电隔离的工业应用。与现有USB隔离器相比，本文所述的USB隔离器的优势还在于，由于采用USB2.0实体速度的任何组合（包括在480Mbps的USB2.0速率下进行高速数据传输），简化了组件。这对目前和将来要求大量数据快速传输的应用，例如，医疗和工业领域来说非常重要。其还可用于需要采用电隔离消除噪声并断开潜在的接地回路（接地回路会在音频中产生杂音）的高吞吐量流媒体（例如，音频和视频）应用，在适当实施方式中可用于减少流数据中的抖动。
便携式和嵌入式主机功能
本发明的一些实施方式还实施对USB2.0标准进行补充的USB便携式和嵌入式主机。下游和下游USB实体的特性可能不同，但信令过程保持基本相同，可以本文所述的方式进行隔离。
本领域的技术人员应理解的是，只要不脱离本发明的范围，可进行多种修改。