《基于DSP与FPGA的多通道数据采集处理设备.pdf》由会员分享，可在线阅读，更多相关《基于DSP与FPGA的多通道数据采集处理设备.pdf（7页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103617301 A (43)申请公布日 2014.03.05 CN 103617301 A (21)申请号 201310630789.4 (22)申请日 2013.12.02 G06F 17/40(2006.01) (71)申请人 天津光电通信技术有限公司 地址 300211 天津市河西区泰山路六号 (72)发明人 邹建国 赵丕阳 燕栋 邱惠昌 杨新辉 (74)专利代理机构 天津中环专利商标代理有限 公司 12105 代理人 莫琪 (54) 发明名称 基于DSP与FPGA的多通道数据采集处理设备 (57) 摘要 本发明涉及一种基于 DSP 与 FPGA 的多通道 。
2、数据采集处理设备， 包括主机箱、 数据接收设备， 所述的主机箱包括数据输入模块、 数据输出模块、 DSP 模块、 FPGA 模块， 应用 DSP 与 FPGA 相结合的 方式， 每条通道相当于 DSP 外部总线上的一个地 址， DSP 芯片通过软件指令进行通道选择， FPGA 芯 片与每条通道实现硬件连接， 通道的数据收发都 是通过FPGA直接操作， FPGA为每条通道设定一个 二级缓存缓冲区， 由于 FPGA 的特性， 每条通道与 FPGA 的通信是并行的， 互不冲突， 这样保证了在 操作某一通道时其他通道的数据不会丢失， 由于 对数据的操作全部交由 FPGA 来进行， DSP 通过软 件指。
3、令制定相应通道编号， 由 FPGA 负责切换至相 应通道， 实现对该通道的数据收发， 这样 DSP 就可 以专注于算法计算， 节省了 DSP 资源， 提高了算法 计算的效率。 (51)Int.Cl. 权利要求书 1 页 说明书 2 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书2页 附图3页 (10)申请公布号 CN 103617301 A CN 103617301 A 1/1 页 2 1. 一种基于 DSP 与 FPGA 的多通道数据采集处理设备， 其特征在于 ： 包括主机箱、 数据 接收设备， 所述的主机箱包括数据输入模块 (1)、 数。
4、据输出模块 (2)、 DSP 模块 (3)、 FPGA 模 块(4)， 所述的FPGA模块(4)的输入级与数据输入模块(1)的输出级相连接， FPGA模块(4) 的输出级与数据输出模块 (2) 的输入级相连接， FPGA 模块 (4) 的外部数据总线接口与 DSP 模块 (3) 的外部数据总线接口相连接， 所述的数据输出模块 (2) 的输出级与数据接收设备 相连接。 2. 如权利要求 1 所述的基于 DSP 与 FPGA 的多通道数据采集处理设备， 其特征在于 ： 所 述的数据输入模块 (1)、 数据输出模块 (2) 包含电平转化芯片与磁藕隔离芯片。 3. 如权利要求 1 所述的基于 DSP 。
5、与 FPGA 的多通道数据采集处理设备， 其特征在于 ： 所 述的 FPGA 模块 (4) 以 FPGA 芯片为主体， 包含数据通道单元与外部数据总线接口单元。 4. 如权利要求 1 所述的基于 DSP 与 FPGA 的多通道数据采集处理设备， 其特征在于 ： 所 述的 DSP 模块 (3) 以 DSP 芯片为主体， 包含外部数据总线接口单元与数据补偿算法代码。 5. 如权利要求 1 所述的基于 DSP 与 FPGA 的多通道数据采集处理设备， 其特征在于 ： 所 述的数据输入模块 (1)、 数据输出模块 (2) 包含的电平转化芯片与磁藕隔离芯片为若干个。 权 利 要 求 书 CN 10361。
6、7301 A 2 1/2 页 3 基于 DSP 与 FPGA 的多通道数据采集处理设备 技术领域 0001 本发明涉及一种数据采集处理系统， 特别涉及一种基于DSP与FPGA的多通道数据 采集处理设备。 背景技术 0002 现在， 随着电子技术的发展， 单一数据通道的系统已不能满足要求， 随着电子系统 的日益复杂， 需要的数据通道越来越多， 系统与外设之间进行多通道数据交换的情况也越 来越多， 多通道数据采集与处理需要软件协调， 既要保证收发数据的实时准确， 又要保证各 个外设之间互不冲突， 同时还要保证数据处理的效率。 0003 需要解决的主要问题包括 ： 1、 协调多个通道的数据交换， 既。
7、要保证收发数据的实时准确， 又要保证各个外设之间 互不冲突。 0004 2、 为了节省资源提高计算效率， DSP 主要工作是进行数据处理， 实现补偿算法计 算， 并将计算结果输出。 发明内容 0005 本发明的目的是结合DSP芯片与FPGA芯片进行多通道的数据采集， 既要保证收发 数据的实时准确， 又要保证各个通道之间互不冲突， 同时 DSP 对数据进行补偿计算， 并将计 算结果输出。 0006 为了实现上述目的， 本发明采取的技术方案是 ： 一种基于 DSP 与 FPGA 的多通道数 据采集处理设备， 其特征在于 ： 包括主机箱、 数据接收设备， 所述的主机箱包括数据输入模 块、 数据输出模。
8、块、 DSP 模块、 FPGA 模块 ； 所述的 FPGA 模块的输入级与数据输入模块的输出级相连接， FPGA 模块的输出级与数 据输出模块的输入级相连接， FPGA 模块的外部数据总线接口与 DSP 模块的外部数据总线接 口相连接， 每个外设定义一个外部地址， DSP 通过 EMIF 外部总线接口轮询读取每个地址的 数据即读出对应通道的数据， DSP 通过 EMIF 向输出模块对应的地址写数据即将数据发送到 输出模块。所述的数据输出模块的输出级与数据接收设备相连接。 0007 本发明具有以下有益效果 ： 应用 DSP 与 FPGA 相结合的方式， 每条通道相当于 DSP 外部总线上的一个地。
9、址， DSP 芯片通过软件指令进行通道选择， FPGA 芯片与每条通道实现 硬件连接， 通道的数据收发都是通过 FPGA 直接操作， FPGA 为每条通道设定一个二级缓存缓 冲区， 由于FPGA的特性， 每条通道与FPGA的通信是并行的， 互不冲突， 这样保证了在操作某 一通道时其他通道的数据不会丢失。由于对数据的操作全部交由 FPGA 来进行， DSP 通过软 件指令制定相应通道编号， 由 FPGA 负责切换至相应通道， 实现对该通道的数据收发， 这样 DSP 就可以专注于算法计算， 也就是节省了 DSP 本身的资源， 提高了算法计算的效率。 附图说明 说 明 书 CN 103617301 。
10、A 3 2/2 页 4 0008 图 1 是本发明基本原理图 ； 图 2 是本发明 FPGA 读取数据流程图 ； 图 3 是本发明 DSP 工作流程图 ； 图中 ： 1. 数据输入模块， 2. 数据输出模块， 3. DSP 模块， 4. FPGA 模块 ； 具体实施方式 下面结合附图对本系统做进一步说明。 具体实施方式 0009 如图 1、 2、 3 所示， 基于 DSP 与 FPGA 的多通道数据采集处理设备， 包括主机箱、 数据 接收设备， 主机箱包括数据输入模块 1、 数据输出模块 2、 DSP 模块 3、 FPGA 模块 4， FPGA 模 块 4 的输入级与数据输入模块 1 的输出级。
11、相连接， FPGA 模块 4 的输出级与数据输出模块 2 的输入级相连接， FPGA 模块 4 的外部数据总线接口与 DSP 模块 3 的外部数据总线接口相连 接， 数据输出模块 2 的输出级与数据接收设备相连接。 0010 数据输入模块 1、 数据输出模块 2 包含电平转化芯片与磁藕隔离芯片。 0011 FPGA 模块 4 以 FPGA 芯片为主体， 包含数据通道单元与外部数据总线接口单元。 0012 DSP 模块 3 以 DSP 芯片为主体， 包含外部数据总线接口单元与数据补偿算法代码。 0013 数据输入模块 1、 数据输出模块 2 包含的电平转化芯片与磁藕隔离芯片为若干个。 0014 。
12、基于 DSP 与 FPGA 的多通道数据采集处理设备基本原理如下 ： 本系统四个数据通道连接到 FPGA 芯片的引脚， FPGA 芯片判断有数据发送过来后将数 据存入对应的二级缓冲区。 FPGA芯片将时钟分频得到200Hz时钟信号连接到DSP的外部中 断引脚作为工作的节拍时钟， FPGA 芯片引脚连接到 DSP 芯片外部数据端口总线上， 每个通 道定义一个 DSP 芯片的外部地址， DSP 芯片通过代码对外部地址进行读写即实现了操作对 应通道。 0015 另外， 此系统有很强的扩展性 ： 由于所有通道都是连接FPGA芯片的引脚， 只要保证FPGA芯片的资源足够， 连接的通道 可以外扩若干个直到。
13、满足实际要求。 0016 FPGA 芯片读取通道数据流程如图 2， FPGA 芯片为每个通道创建二级缓冲区， 当接 收到数据的时候首先将数据存入一级缓冲区， 在一级缓冲区数据没被读取的情况下 FPGA 芯片将接收到的数据全部存入二级缓冲区， 在二级缓冲区被读取时数据存入一级缓冲区， 以此避免 DSP 芯片读取通道缓冲区的时候数据写不进缓冲区。 0017 DSP 芯片工作流程如图 3， 节拍时钟的上升沿触发 DSP 中断， DSP 中断服务函数中 接收标志位置位， DSP将通道1的地址写入地址总线， FPGA读取地址总线后将地址对应的缓 冲区的数据写入数据总线供 DSP 读取， DSP 以相同的流程依次读取通道 1 到通道 4 的数据， 数据读取完后将数据进行补偿运算， 运算结果写入输出模块对应的地址， 将数据发送出去， 最后接收标志位置零， 等待下一次上升沿中断。 0018 根据上述说明， 结合本领域技术可实现本发明的方案。 说 明 书 CN 103617301 A 4 1/3 页 5 图 1 说 明 书 附 图 CN 103617301 A 5 2/3 页 6 图 2 说 明 书 附 图 CN 103617301 A 6 3/3 页 7 图 3 说 明 书 附 图 CN 103617301 A 7 。