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1、(10)申请公布号 CN 103729486 A (43)申请公布日 2014.04.16 CN 103729486 A (21)申请号 201210393110.X (22)申请日 2012.10.16 G06F 17/50(2006.01) (71)申请人 上海华虹宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区祖冲之路 1399 号 (72)发明人 武洁 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 丁纪铁 (54) 发明名称 高压 LDMOS 器件的等效电路及仿真方法 (57) 摘要 本发明公开了一种高压 LDMOS 器件的等效电 。
2、路及仿真方法， 高压 LDMOS 器件结构中， 漏极轻参 杂漂移区使得器件栅漏电容及栅体电容与传统 MOSFET 对应电容有明显差异， 标准 SPICE BSIM3 模型无法准确模拟高压 LDMOS 独特的电容特性， 本发明通过外接可变电容以精确模拟高压 LDMOS 栅漏、 栅体电容， 增加 JFET 以精确模拟轻掺杂漂 移区电阻对高压 LDMOS 电流特性的影响， 提高了 仿真精度， 缩短了电路设计周期。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图2页 (10)申请公布。
3、号 CN 103729486 A CN 103729486 A 1/1 页 2 1. 一种高压 LDMOS 器件的等效电路， 其特征在于 ： 所述高压 LDMOS 器件等效电路包含 一 MOSFET、 一 JFET、 一第一可变电容、 一第二可变电容、 一第一电阻和一第二电阻， 其中 ： MOSFET 的栅极与第一可变电容以及第二可变电容的正极连接， 其漏极与第一可变电容 的负极连接， 其源极与第二可变电容的负极连接 ； JFET 的源极连接到所述 MOSFET 的漏极， JFET 的栅极连接到 MOSFET 的源极， JFET 的漏 极连接一第一电阻的第一端 ； 所述 MOSFET 的源极，。
4、 还连接一第二电阻的第一端 ； 所述 MOSFET 的栅极、 第一电阻的第二端、 第二电阻的第二端分别是整个高压 LDMOS 器 件等效电路的栅极、 漏极、 源极。 2. 如权利要求 1 所述的高压 LDMOS 器件的等效电路， 其特征在于 ： 所述 MOSFET 是由 SPICE 程序提供， 是一源漏对称， 或者不对称的 MOSFET。 3. 如权利要求 1 所述的高压 LDMOS 器件的等效电路， 其特征在于 ： 所述第一可变电容 表征LDMOS的栅漏电容， 第二可变电容用于表征高压LDMOS的栅体电容， 第一电阻表征高压 LDMOS的漏极电阻， 第二电阻表征高压LDMOS的源极电阻， 是。
5、分别用于表示高压LDMOS的漏、 源非对称电阻， JFET 的源区用于表征高压 LDMOS 的不对称漏区， 高压 LDMOS 的源极等效作 为 JFET 的栅极， JFET 用于模拟高压 LDMOS 器件的准饱和特性。 4. 一种高压 LDMOS 器件的仿真方法， 其特征在于 ： 包含如下两个步骤 ： 步骤一， 构建高压 LDMOS 器件的等效电路 ； 步骤二， 利用构建的等效电路进行高压 LDMOS 器件的仿真。 5. 如权利要求 4 所述的高压 LDMOS 器件的仿真方法， 其特征在于 ： 所述步骤一中， 构建 的高压LDMOS器件的等效电路包含元件有一MOSFET、 一JFET、 一第一。
6、可变电容、 一第二可变 电容、 一第一电阻和一第二电阻， 其中 ： MOSFET 的栅极与第一可变电容以及第二可变电容的正极连接， 其漏极与第一可变电容 的负极连接， 其源极与第二可变电容的负极连接 ； JFET 的源极连接到所述 MOSFET 的漏极， JFET 的栅极连接到 MOSFET 的源极， JFET 的漏 极连接一第一电阻的第一端 ； 所述 MOSFET 的源极， 还连接一第二电阻的第一端 ； 所述 MOSFET 的栅极、 第一电阻的第二端、 第二电阻的第二端分别是整个高压 LDMOS 器 件等效电路的栅极、 漏极、 源极。 6. 如权利要求 5 所述的高压 LDMOS 器件的仿真。
7、方法， 其特征在于 ： 所述步骤一中 MOSFET 由 SPICE 程序提供， 是一源漏对称， 或者不对称的 MOSFET。 7. 如权利要求 4 所述的高压 LDMOS 器件的仿真方法， 其特征在于 ： 所述步骤二中， 是通 过第一可变电容模拟高压 LDMOS 的栅漏电容， 第二可变电容用于模拟高压 LDMOS 的栅体电 容， 第一电阻模拟高压 LDMOS 的漏极电阻， 第二电阻模拟高压 LDMOS 的源极电阻， 是分别用 于模拟高压 LDMOS 的漏、 源非对称电阻， JFET 用于模拟 LDMOS 的准饱和特性。 8. 如权利要求 4 或 7 中所述的高压 LDMOS 器件的仿真方法， 。
8、其特征在于 ： 所述第一可 变电容、 第二可变电容的特征参数均能根据仿真需要通过窗口进行独立设置。 9. 如权利要求 4 或 7 所述的高压 LDMOS 器件的仿真方法， 其特征在于 ： 所述第一电阻、 第二电阻以及 JFET 的特征参数均能根据仿真需要通过窗口进行独立设置。 权 利 要 求 书 CN 103729486 A 2 1/4 页 3 高压 LDMOS 器件的等效电路及仿真方法 技术领域 0001 本发明涉及半导体器件的设计仿真， 特别是指一种建高压 LDMOS 器件的等效电路 及仿真方法。 背景技术 0002 高压 LDMOS（Laterally Diffused Metal Ox。
9、ide Semiconductor 横向双 扩散金属氧化物半导体）广泛应用于高压集成电路设计中， 业界标准 MOSFET SPICE （SimulationProgram With Integrated Circuit Emphasis 集成电路增强模拟程序） 模型 BSIM3 （Berkeley Short channel Insulated gate field effect transistor Model 伯克 利短沟道绝缘栅场效应晶体管模型） 无法准确模拟高压 LDMOS 各种高压特性。传统 MOSFET 由于源漏两端 PN 结及源漏两端栅极交叠电容都完全对称， 因此栅漏电容 （CG。
10、D） 和栅源电 容 （CGS） 完全相等， 其电容特性如图 1 所示， 在电容测试曲线图上两条曲线 Cgs/Cgd 完全重 合在一起。图 2 所示为高压 LDMOS 的结构， 整个器件位于 N 型埋层 2 之上的轻掺杂 N 型阱 3 中， 漏极轻掺杂 N 型阱又称为 LDMOS 漂移区， LDMOS 通过 P 型体区 4 与漏极轻掺杂 N 型阱 PN 结在漏测形成的耗尽区耐高压， 栅极多晶硅 5 从栅氧一直覆盖到轻掺杂漏极 N 型阱上的 部分场氧 6， 栅极多晶硅 5 位于漏测栅氧和场氧 6 上的部分又称为多晶场板， 起到提高器件 击穿电压的作用。LDMOS 关键尺寸如图中所示， 器件有效沟道。
11、长度 Leff， 栅极多晶场板长度 Lacc， 漂移区长度 Ldrift。其电容特性如图 3 所示， 与传统 MOSFET 电容特性相比两者有明 显的差异。电容特性的差异主要由漏极轻掺杂漂移区和漏极栅多晶硅场板引入， 器件呈非 对称结构， 栅漏电容 CGD 与栅源电容 CGS 完全不同， 源漏不能互换。随着栅漏电压 （VGD） 的 增加， 漏极轻掺杂漂移区 N 型阱耗尽区展宽， 使得栅漏电容 CGD 急剧下降。 0003 目前业界通常会通过搭建子电路形式通过外接源漏电阻以提高 LDMOS 模型精度， 该模型方法仅能对LDMOS DC特性模型精度有所提高， 但对高压LDMOS电容特性的模型精度 。
12、并没有任何改进。高压集成电路设计中对于一定高增益应用， 由于 LDMOS 栅漏电容 CGD 构 成输入电路到输出电路的反馈回路， 因此栅漏电容通过密勒效应主导电路开关速度， 如何 精确模拟电容特性是目前高压 LDMOS 模型的难点及关键。 发明内容 0004 本发明所要解决的技术问题是提供一种高压 LDMOS 器件的等效电路， 并通过搭建 的等效电路进行高压 LDMOS 器件的仿真的方法， 以提高目前高压 LDMOS 直流及交流的仿真 精度。 0005 为解决上述问题， 本发明所述的所述高压 LDMOS 器件等效电路包含一 MOSFET、 一 JFET、 一第一可变电容、 一第二可变电容、 一。
13、第一电阻和一第二电阻， 其中 ： 0006 MOSFET 的栅极与第一可变电容以及第二可变电容的正极连接， 其漏极与第一可变 电容的负极连接， 其源极与第二可变电容的负极连接 ； 0007 JFET 的源极连接到所述 MOSFET 的漏极， JFET 的栅极连接到 MOSFET 的源极， JFET 说 明 书 CN 103729486 A 3 2/4 页 4 的漏极连接一第一电阻的第一端 ； 0008 所述 MOSFET 的源极， 还连接一第二电阻的第一端 ； 0009 所述 MOSFET 的栅极、 第一电阻的第二端、 第二电阻的第二端分别是整个高压 LDMOS 器件等效电路的栅极、 漏极、 。
14、源极。 0010 较佳地， 所述 MOSFET 是由 SPICE 程序提供， 是一源漏对称， 或者不对称的 MOSFET。 0011 较佳地， 所述第一可变电容表征 LDMOS 的栅漏电容， 第二可变电容用于表征高压 LDMOS 的栅体电容， 第一电阻表征高压 LDMOS 的漏极电阻， 第二电阻表征高压 LDMOS 的源极 电阻， 是分别用于表示高压 LDMOS 的漏、 源非对称电阻， JFET 用于表征高压 LDMOS 的准饱和 特性。 0012 本发明所述的一种高压 LDMOS 器件的仿真方法， 包含如下两个步骤 ： 0013 步骤一， 构建高压 LDMOS 器件的等效电路 ； 0014 。
15、步骤二， 利用构建的等效电路进行高压 LDMOS 器件的仿真。 0015 较佳地， 所述步骤一中， 构建的高压 LDMOS 器件的等效电路包含元件有一 MOSFET、 一 JFET、 一第一可变电容、 一第二可变电容、 一第一电阻和一第二电阻， 其中 ： 0016 MOSFET 的栅极与第一可变电容以及第二可变电容的正极连接， 其漏极与第一可变 电容的负极连接， 其源极与第二可变电容的负极连接 ； 0017 JFET 的源极连接到所述 MOSFET 的漏极， JFET 的栅极连接到 MOSFET 的源极， JFET 的漏极连接一第一电阻的第一端 ； 0018 所述 MOSFET 的源极， 还连。
16、接一第二电阻的第一端 ； 0019 所述 MOSFET 的栅极、 第一电阻的第二端、 第二电阻的第二端分别是整个高压 LDMOS 器件等效电路的栅极、 漏极、 源极。 0020 较佳地， 所述步骤一中 MOSFET 由 SPICE 程序提供， 是一源漏对称， 或者不对称的 MOSFET。 0021 较佳地， 所述步骤二中， 是通过第一可变电容模拟高压 LDMOS 的栅漏电容， 第二可 变电容用于模拟高压LDMOS的栅体电容， 第一电阻模拟高压LDMOS的漏极电阻， 第二电阻模 拟高压 LDMOS 的源极电阻， 是分别用于模拟高压 LDMOS 的漏、 源非对称电阻， JFET 的源区用 于表征高。
17、压 LDMOS 的不对称漏区， 其栅极与高压 LDMOS 的源极等效连接， JFET 用于模拟高 压 LDMOS 器件的准饱和特性。 0022 较佳地， 所述第一可变电容、 第二可变电容的特征参数均能根据仿真需要通过窗 口进行独立设置。 0023 较佳地， 所述第一电阻、 第二电阻以及 JFET 的特征参数均能根据仿真需要通过窗 口进行独立设置。 0024 本发明所述的高压LDMOS器件的等效电路及仿真方法， 在标准MOSFET BSIM3的仿 真模型基础上 （提供所述 MOSFET） ， 增加第一可变电容来模拟栅漏电容 CGD， 第二可变电容 来模拟栅体电容 CGB， JFET 精确模拟高压。
18、 LDMOS 准饱和特性， 外接第一电阻作为漏极电阻， 第二电阻作为源极电阻， 模拟了LDMOS源漏的非对称电阻， 有效提高了高压LDMOS的直流及 交流仿真精度， 缩短了电路设计周期。 附图说明 说 明 书 CN 103729486 A 4 3/4 页 5 0025 图 1 是传统对称 MOSFET 的电容测试曲线图 ； 0026 图 2 是高压 LDMOS 的结构示意图 ； 0027 图 3 是高压 LDMOS 的电容测试曲线图 ； 0028 图 4 是本发明高压 LDMOS 仿真模型的等效电路图。 0029 附图标记说明 0030 2 是 N 型埋层， 3 是 N 型阱， 4 是 P 型。
19、体区， 5 是多晶硅， 6 是场氧。 具体实施方式 0031 本发明所述的高压 LDMOS 器件的等效电路及仿真方法， 适用于 SPICE 仿真， 其等 效电路结构如图 4 所示， 是在传统 MOSFET 的仿真模型 BSIM3 基础上增加表征高压 LDMOS 器件一些特殊结构特性的元器件所构成， 传统的 BSIM3 模型所包含的元件仅为图 4 所示的 MOSFET， 其与其他外加元件的连接关系如下 ： 0032 一 MOSFET， 其栅极与第一可变电容 CGD（栅漏电容） 以及第二可变电容 CGB（栅体 电容） 的正极相连， 其漏极与第一可变电容 CGD 的负极相连， 其源极与第二可变电容 。
20、CGB 的 负极相连。 0033 一 JFET， 其源极连接到所述 MOSFET 的漏极， JFET 的栅极连接到 MOSFET 的源极， JFET 的漏极连接一第一电阻 Rs 的第一端。 0034 所述 MOSFET 的源极， 还连接一第二电阻 Rs 的第一端。 0035 所述 MOSFET 的栅极、 第一电阻 Rd 的第二端、 第二电阻 Rs 的第二端分别构成整个 高压 LDMOS 仿真等效电路的栅极、 漏极、 源极。 0036 以上为本发明等效电路的结构说明， 其中， 栅源电容CGS仍然由原BSIM3模型自带 （图中未示出） 。所述第一可变电容是用于模拟 LDMOS 的栅漏电容， 第二可。
21、变电容用于模拟 LDMOS 的栅体电容， 高压 LDMOS 器件的漏区漂移区用一 JFET 的源区来等效， 即 JFET 的源区 是高压 LDMOS 器件的漏区漂移区， LDMOS 的源极作为 JFET 的栅极， JFET 的漏区作为 LDMOS 的漏区引出。 JFET表征LDMOS源漏的不对称结构， 用于模拟LDMOS准饱和特性 ； 第一电阻为 漏极电阻， 第二电阻为源极电阻， 用于模拟LDMOS的漏、 源非对称电阻。 在使用本高压LDMOS 仿真模型时， 增加的各模拟元件的参数均能由模型生成的相应的设置窗口来灵活配置。如 CGD、 CGB 的电容， Rd、 Rs 的阻值等参数均可由技术人员。
22、根据自己的实际需要来设置， 保证了 模型仿真的精确性和使用的灵活性。 0037 本发明所述的高压 LDMOS 器件的仿真方法， 其具体模型可通过如下方式实现 ： 0038 .subckt modelname d g s b w=1e-6 l=1e-6 0039 .param 0040 +rd=0 rs=0 vv1=1.02 vv2=0 tc1x=0 tc2x=0 0041 +vcgb1=0 vcgb2=0 vcgb3=0 vcgb4=0 vcgd0=0 vcgd1=0 0042 +vcgd2=0 vcgd3=0 vcgdd0=0 vcgdd1=0 vcgdd2=0 0043 rd d d1rd。
23、*(1+vv1*abs(v(s1,s)+vv2*v(s1,s)*v(s1,s)/w tc1=tc1x tc2=tc2x 0044 rs s1 srs*(1+vv1*abs(v(s1,s)+vv2*v(s1,s)*v(s1,s)/w tc1=tc1x tc2=tc2x 说 明 书 CN 103729486 A 5 4/4 页 6 0045 Cgb g bvcgb1+vcgb2*(1+TANH(-V(g,b)+vcgb3)/vcgb4) 0046 Cgd g d2(vcgd0+vcgd1*abs(v(g,s1)+vcgd2*v(g,s1)*v(g,s1)+vcgd3* 0047 a b s ( v。
24、 ( g , s 1 ) * v ( g , s 1 ) * v ( g , s 1 ) ) * ( v c g d d 0 + v c g d d 1 * abs(v(d1,s1)+vcgdd2* 0048 v(d1,s1) *v(d1,s1) 0049 Jfet d1 b d2 njfet 0050 mcore n1 g n2 b nmos w=w l=l 0051 0052 以上仅为本发明的优选实施例， 并不用于限定本发明。对于本领域的技术人员来 说， 本发明可以有各种更改和变化。凡在本发明的精神和原则之内， 所作的任何修改、 等同 替换、 改进等， 均应包含在本发明的保护范围之内。 说 明 书 CN 103729486 A 6 1/2 页 7 图 1 图 2 说 明 书 附 图 CN 103729486 A 7 2/2 页 8 图 3 图 4 说 明 书 附 图 CN 103729486 A 8 。