一种FPGA与通用处理器之间的通信方法及系统.pdf

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1、(10)申请公布号 CN 103970708 A (43)申请公布日 2014.08.06 CN 103970708 A (21)申请号 201410101787.0 (22)申请日 2014.03.18 G06F 15/163(2006.01) (71)申请人 中国航天科工信息技术研究院 地址 100070 北京市丰台区南四环西路总部 基地 188 号 17 区 5 号楼 (72)发明人 胡强 (74)专利代理机构 北京法思腾知识产权代理有 限公司 11318 代理人 杨小蓉 (54) 发明名称 一种 FPGA 与通用处理器之间的通信方法及 系统 (57) 摘要 本发明公开了一种 FPGA 。

2、与通用处理器之间 的数据传输方法及系统， 所述方法将 FPGA 模拟为 包含 SDRAM 控制器的通用处理器的外接 SDRAM 存 储器， 从而实现 FPGA 与通用处理器之间的同步数 据传输。具体为 ： 通用处理器对 FPGA 内部的同 步输入输出接口 （STI） 包含的模式寄存器进行配 置， 进而设定 SDRAM 控制器的突发传输长度和读 延时周期 ； 所述同步输入输出接口 （STI） 一端与 FPGA 中的存储模块或数据处理单元相连， 另一端 与通用处理器的 SDRAM 控制器相连 ； 同步输入输 出接口 （STI） 接收 SDRAM 控制器发送的同步信号， 然后对接收的同步信号进行逻辑。

3、译码和转换， 翻 译为 FPGA 内部的数据存储或处理单元能够应用 的信号形式， 实现通用处理器通过 SDRAM 控制器 对 FPGA 内部数据存储或处理单元的数据进行写 入和读取的操作。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书3页 附图2页 (10)申请公布号 CN 103970708 A CN 103970708 A 1/1 页 2 1. 一种 FPGA 与通用处理器之间的通信方法， 所述方法将 FPGA 模拟为包含 SDRAM 控制 器的通用处理器的外接 SDRAM 存储。

4、器， 从而实现 FPGA 与通用处理器之间的同步数据传输。 2. 根据权利要求 1 所述的 FPGA 与通用处理器之间的通信方法， 其特征在于， 采用如下 策略将 FPGA 模拟为 SDRAM 控制器的外接 SDRAM 存储器 ： 在 FPGA 内部设置同步输入输出接口， 所述同步输入输出接口一端与 FPGA 中的存储模 块或数据处理单元相连， 另一端与通用处理器的 SDRAM 控制器相连 ； 采用通用处理器对 FPGA 内部的同步输入输出接口包含的模式寄存器进行配置， 进而 设定 SDRAM 控制器的突发传输长度和读延时周期。 3. 一种基于权利要求 1-2 任意一条权利要求记载的方法得到的。

5、 FPGA 与通用处理器 的通信系统， 包含 FPGA 和通用处理器， 且通用处理器包含 SDRAM 控制器， 其特征在于， 所述 FPGA 中还包含 ： 同步输入输出接口， 该同步输入输出接口一端与 FPGA 中的存储模块或数据处理单元 相连， 另一端与 SDRAM 控制器相连， 进而实现 FPGA 与通用处理器之间的同步数据传输。 4. 根据权利要求 3 所述的 FPGA 与通用处理器的通信系统， 其特征在于， 所述同步输入 输出接口进一步包含 ： 模式寄存器， 用于设定 SDRAM 控制器的数据突发传输长度和读延时周期 ； 锁存模块， 用于锁存 SDRAM 控制器发送的数据和地址信号 ；。

6、 地址解析转换模块， 用于将 SDRAM 控制器的行列地址进行转换， 翻译成为 FPGA 内部数 据存储或处理单元可以直接使用的地址信号 ； 译码模块， 用于根据 SDRAM 控制器的读写命令， 译码出与数据存储或处理单元接口的 读、 写和使能等信号。 5. 一种基于权利要求 3-4 任意一个权利要求记载的系统实现的 FPGA 与通用处理器的 数据同步传输方法， 所述数据传输方法为 ： 同步输入输出接口接收 SDRAM 控制器发送的同步信号， 然后对接收的同步信号进行逻 辑译码和转换， 翻译为 FPGA 内部的数据存储或处理单元能够应用的信号形式， 实现通用处 理器通过SDRAM控制器对FPG。

7、A内部数据存储或处理单元的数据进行写入和读取的操作， 即 完成 FPGA 与通用处理器的同步数据传输。 6. 根据权利要求 5 所述的 FPGA 与通用处理器的数据同步传输方法， 其特征在于， 所述 方法具体包含 ： 步骤 101） 对 SDRAM 控制器发送的数据和地址信号进行锁存 ； 步骤 102） 针对 SDRAM 控制器的激活和读写命令把 SDRAM 控制器的行列地址进行解析， 转换为直接寻址地址， 所述的直接寻址地址为 FPGA 内部数据存储或处理单元能够直接使 用的地址信号 ； 步骤 103） 依据模式寄存器中配置的内容， 根据 SDRAM 控制器的读写命令， 译码出与数 据存储或。

8、处理单元接口的读、 写和使能等信号 ； 依据译码得到的信号、 直接寻址地址以及步骤 101） 所述的锁存的数据信号完成通用处 理器与 FPGA 内部数据存储或处理单元的数据传输。 权 利 要 求 书 CN 103970708 A 2 1/3 页 3 一种 FPGA 与通用处理器之间的通信方法及系统 技术领域 0001 本发明属于电路与信号系统数据传输领域， 具体涉及一种 FPGA 与通用处理器之 间的通信方法及系统。 背景技术 0002 在电路与信号系统数据传输领域， FPGA 与通用处理器进行数据通信的时候一般采 用通用处理器的外部异步总线接口进行处理。采用这种接口方式的优点是接口实现简单，。

9、 易操作， 缺点是数据传输速率低。因此， 当对数据传输速率要求较高时， 这种传统的 FPGA 与 通用处理器之间的异步数据传输方式不能满足应用的基本需求。 发明内容 0003 本发明的目的在于， 为克服上述技术问题， 本发明提供一种 FPGA 与通用处理器之 间的通信方法及系统。 0004 为了实现上述目的， 本发明提供一种 FPGA 与通用处理器之间的通信方法， 所述方 法将 FPGA 模拟为包含 SDRAM 控制器的通用处理器的外接 SDRAM 存储器， 从而实现 FPGA 与 通用处理器之间的同步数据传输。 0005 可选的， 采用如下策略将 FPGA 模拟为 SDRAM 控制器的外接 。

10、SDRAM 存储器 ： 0006 在 FPGA 内部设置同步输入输出接口， 所述同步输入输出接口一端与 FPGA 中的存 储模块或数据处理单元相连， 另一端与通用处理器的 SDRAM 控制器相连 ； 0007 采用通用处理器对 FPGA 内部的同步输入输出接口包含的模式寄存器进行配置， 进而设定 SDRAM 控制器的突发传输长度和读延时周期。 0008 为了实现上述方法， 本发明还提供一种 FPGA 与通用处理器的通信系统， 包含 FPGA 和通用处理器， 且通用处理器包含 SDRAM 控制器， 其特征在于， 所述 FPGA 中还包含 ： 0009 同步输入输出接口， 该同步输入输出接口一端与。

11、 FPGA 中的存储模块或数据处理 单元相连， 另一端与SDRAM控制器相连， 进而实现FPGA与通用处理器之间的同步数据传输。 0010 可选的， 上述同步输入输出接口进一步包含 ： 0011 模式寄存器， 用于设定 SDRAM 控制器的数据突发传输长度和读延时周期 ； 0012 锁存模块， 用于锁存 SDRAM 控制器发送的数据和地址信号 ； 0013 地址解析转换模块， 用于将 SDRAM 控制器的行列地址进行转换， 翻译成为 FPGA 内 部数据存储或处理单元可以直接使用的地址信号 ； 0014 译码模块， 用于根据 SDRAM 控制器的读写命令， 译码出与数据存储或处理单元接 口的读。

12、、 写和使能等信号。 0015 最后， 基于上述通信系统本发明还提供了一种 FPGA 与通用处理器的数据同步传 输方法， 所述数据传输方法为 ： 0016 同步输入输出接口接收 SDRAM 控制器发送的同步信号， 然后对接收的同步信号进 行逻辑译码和转换， 翻译为 FPGA 内部的数据存储或处理单元能够应用的信号形式， 实现通 说 明 书 CN 103970708 A 3 2/3 页 4 用处理器通过 SDRAM 控制器对 FPGA 内部数据存储或处理单元的数据进行写入和读取的操 作， 即完成 FPGA 与通用处理器的同步数据传输。 0017 可选的， 上述方法具体包含 ： 0018 步骤 1。

13、01） 对 SDRAM 控制器发送的数据和地址信号进行锁存 ； 0019 步骤 102） 针对 SDRAM 控制器的激活和读写命令把 SDRAM 控制器的行列地址进行 解析， 转换为直接寻址地址， 所述的直接寻址地址为 FPGA 内部数据存储或处理单元能够直 接使用的地址信号 ； 0020 步骤 103） 依据模式寄存器中配置的内容， 根据 SDRAM 控制器的读写命令， 译码出 与数据存储或处理单元接口的读、 写和使能等信号 ； 0021 依据译码得到的信号、 直接寻址地址以及步骤 101） 所述的锁存的数据信号完成通 用处理器与 FPGA 内部数据存储或处理单元的数据传输。 0022 与现。

14、有技术相比， 本发明的技术优势在于 ： 在不增加硬件任何成本的前提下， 巧妙 的利用了通用处理器固有设备的属性， 进而将传统的异步传输方式改进为同步传输， 极大 的提高了数据传输系统的工作效率。 附图说明 0023 图 1 是本发明实施例提供的 STI 的功能结构及系统连接框图 ； 0024 图 2 是本发明实施例提供的 FPGA 与通用处理器之间的同步数据传输方法的流程 图。 具体实施方式 0025 下面结合附图及具体实施例对本发明作进一步的描述。 0026 本发明基于的原理为 ： 由于现有的通用处理器都带有 SDRAM 控制器， 所述 SDRAM 控制器的用途是可以通过接口外部 SDRAM。

15、 存储器， 进而扩展外部存储空间。且现有技术的 SDRAM 控制器均使用同步逻辑传输数据， 具备很高的数据传输效率。 0027 基于上述技术背景， 本发明巧妙的将 FPGA 模拟为 SDRAM 控制器的外部存储器， 进 而通过SDRAM控制器实现通用处理器与FPGA之间的同步数据传输， 采用这种同步逻辑传输 数据， 使得数据传输速率将会较异步传输大大提高。 0028 可选的， 当采用这种同步方式进行数据传输时需要设计复杂的接口。为了实现这 个目的， 本发明提供一种具体的实施方式， 具体内容如下 ： 0029 为了实现上述目的， 本发明提出了如何在 FPGA 内部构建同步输入输出接口与外 部通用。

16、处理器 SDRAM 控制器相接口的技术方案。 0030 在 FPGA 内部构建一个双向的同步输入输出接口 （STI） ， 该接口的一端与外部通用 处理器的 SDRAM 控制器相连， 另一端与 FPGA 内部的存储模块或数据处理单元相连。 0031 通用处理器的 SDRAM 控制器严格按照 SDRAM 的工作原理与外部 SDRAM 存储器接 口。因此， 如果按照 SDRAM 工作原理在 FPGA 内部构建一个双向的同步输入输出接口 （STI） ， 此接口一端与外部通用处理器的SDRAM控制器进行接口， 另一端与FPGA内部的存储模块或 数据处理单元接口。则 FPGA 便可以与外部通用处理器实现同。

17、步数据传输， 提高数据传输效 率。 说 明 书 CN 103970708 A 4 3/3 页 5 0032 同步输入输出接口 （STI） 的功能结构及系统连接框图如图 1 所示。 0033 同步输入输出接口 (STI) 做为连接 FPGA 内部数据存储或处理单元和外部 SDRAM 控制器的接口， 其输入端为完整的 SDRAM 信号输入， 输出端为内部数据存储或处理单元的 数据、 地址及控制等信号。 0034 上述 FPGA 内部的数据存储或处理单元与同步输入输出接口 （STI） 通过时钟信号 Clk， 地址信号 Address， 数据信号 Data 和控制信号 Control Signal e。

18、tc. 等互联。 0035 上述同步输入输出接口 （STI） 的接收来自SDRAM控制器的同步信号， 按照SDRAM控 制器的命令将接收的同步信号进行逻辑译码转换， 翻译成为 FPGA 内部的数据存储或处理 单元可以正确应用的信号形式。从而确保数据传输的准确无误。 0036 图中 FPGA 与通用处理器之间数据位宽为 DQ0 DQn ； 寻址空间由地址信号 A0 An 及 BANK 信号 BA0 BA1 来决定 ； 数据传输同步时钟信号为 CLK ； 时钟使能信号为 CKE ； 片 选信号为 CS# ； 命令译码信号为 RAS#， CAS#， WE# ； 数据屏蔽信号为 DQM。 0037 具。

19、体的实现过程如图 2 所示， 主要包括以下几个方面的内容 ： 0038 1） 对 FPGA 与通用处理器上电， 然后要对 STI 的模式寄存器进行配置， 进而设定 SDRAM 控制器突发传输长度、 读延时周期。 0039 2） 然后对 SDRAM 控制器发送的数据、 地址信号进行锁存。 0040 3） 针对SDRAM控制器的激活、 读写等命令把SDRAM控制器的行列地址进行解析， 转 换为直接寻址地址即 FPGA 内部数据存储或处理单元可以直接使用的地址信号。 0041 4） 结合模式寄存器的配置内容， 根据 SDRAM 控制器的读写命令， 译码出与数据存 储或处理单元接口的读、 写、 使能等。

20、信号。译码出的信号配合直接寻址地址以及步骤 2） 锁 存的数据信号共同完成与 FPGA 内部数据存储或处理单元的数据传输工作。 0042 以上几个方面内容的代码实现全部在 FPGA 内部完成。 0043 将该方法应用于基于 TS201（DSP 处理器） 和 EP2S180（FPGA） 的通用信号处理电 路板， 已经取得很好的实用效果。 经过实际测试， 采用该方法后， 数据传输正确无误， 数据传 输速率是传统异步接口传输的至少 5 倍以上。 0044 需要说明的是， 以上介绍的本发明的实施方案而并非限制。本领域的技术人员应 当理解， 任何对本发明技术方案的修改或者等同替代都不脱离本发明技术方案的精神和范 围， 其均应涵盖在本发明的权利要求范围内。 说 明 书 CN 103970708 A 5 1/2 页 6 图 1 说 明 书 附 图 CN 103970708 A 6 2/2 页 7 图 2 说 明 书 附 图 CN 103970708 A 7 。