《一种集成电路高压引脚连通性测试方法.pdf》由会员分享，可在线阅读，更多相关《一种集成电路高压引脚连通性测试方法.pdf（5页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103969544 A (43)申请公布日 2014.08.06 CN 103969544 A (21)申请号 201410076964.4 (22)申请日 2014.03.04 G01R 31/02(2006.01) (71)申请人 东莞博用电子科技有限公司 地址 523808 广东省东莞市松山湖工业南路 松湖华科 2 栋 6 楼 (72)发明人 刘成军 (74)专利代理机构 北京信慧永光知识产权代理 有限责任公司 11290 代理人 周详 (54) 发明名称 一种集成电路高压引脚连通性测试方法 (57) 摘要 本发明公开了一种集成电路高压引脚连通性 测试方法， 包。
2、括以下步骤 ： 除连接在集成芯片内 部的 MOS 管衬底 body 的待测引脚端口 PIN 外， 其 它引脚端口 PIN 都接地 ； 在待测端口 PIN 加负电 流， 测试其对地电压 V。本发明的方法能够完成对 芯片高压引脚的连通性测试， 使集成电路的中测 技术更加完备。 (51)Int.Cl. 权利要求书 1 页 说明书 2 页 附图 1 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书2页 附图1页 (10)申请公布号 CN 103969544 A CN 103969544 A 1/1 页 2 1. 一种集成电路高压引脚连通性测试方法， 其特征在于， 。
3、包括以下步骤 ： S1， 除连接在集成芯片内部的 MOS 管衬底 body 的待测引脚端口 PIN 外， 其它引脚端口 PIN 都接地 ； S2， 在待测端口 PIN 加负电流， 测试其对地电压 V。 2. 根据权利要求 1 所述的集成电路高压引脚连通性测试方法， 其特征在于， 所述步骤 S2 具体为 ： 在待测引脚 PIN 上加负电流， 一般几百微安， 这个电流流过连接在集成芯片内部 的 MOS 管漏极 drain 和 MOS 管衬底 body 之间的寄生二极管， 在衬底 body 和漏极 drain 之 间形成电压， 如果电压范围在 -1.0V 至 -0.2V 之间则测试通过， 标明连通性。
4、正常， 如果超出 此范围或者测不到电压， 则测试失败， 表明连通性异常。 权 利 要 求 书 CN 103969544 A 2 1/2 页 3 一种集成电路高压引脚连通性测试方法 技术领域 0001 本发明涉及集成电路测试领域， 具体涉及一种集成电路高压引脚连通性测试方 法。 背景技术 0002 目前在集成电路中测领域， 对探针卡和芯片之间的连通性只能测试低压引脚， 高 压引脚则无法测试。 0003 ESD 是 Electro-Static discharge 的缩写， 其意思是 “静电释放” 。 0004 PAD 指整个芯片的输入输出口， 是要和外部封装框架 （bonding frame） 。
5、相连的接 口。 0005 通常情况下， 低压引脚都有对电源和地的ESD电路， 借助于这些ESD保护二极管进 行测试， ESD 电路结构如图 1 所示。PAD 和 VDD 之间的电路等效成一个正向的二极管， PAD 和 VSS之间等效成一个反向的二极管， 给待测PAD注入正/负电流， 再检测PAD端上的电压， 来 判断探针是否和 PAD 连接好， 同时判断 PAD 有无短路。 发明内容 0006 本发明针对上述问题， 提供了一种集成电路高压引脚连通性测试方法， 包括以下 步骤 ： 0007 S1， 除连接在集成芯片内部的 MOS 管衬底 body 的待测引脚端口 PIN 外， 其它引脚 端口 P。
6、IN 都接地 ； 0008 S2， 在待测端口 PIN 加负电流， 测试其对地电压 V。 0009 进一步地， 所述步骤 S2 具体为 ： 在待测引脚 PIN 上加负电流， 一般几百微安， 这个 电流流过连接在集成芯片内部的 MOS 管漏极 drain 和 MOS 管衬底 body 之间的寄生二极管， 在衬底body和漏极drain之间形成电压， 如果电压范围在-1.0V至-0.2V之间则测试通过， 标明连通性正常， 如果超出此范围或者测不到电压， 则测试失败， 表明连通性异常。 0010 本发明的优点 ： 0011 本发明能够完成对芯片高压引脚的连通性测试， 使集成电路的中测技术更加完 备。。
7、 0012 除了上面所描述的目的、 特征和优点之外， 本发明还有其它的目的、 特征和优点。 下面将参照图， 对本发明作进一步详细的说明。 附图说明 0013 构成本申请的一部分的附图用来提供对本发明的进一步理解， 本发明的示意性实 施例及其说明用于解释本发明， 并不构成对本发明的不当限定。 0014 图 1 是本发明的一种集成电路高压引脚连通性测试方法流程图 ； 0015 图 2 是集成电路低压管脚 ESD 等效电路图 ； 说 明 书 CN 103969544 A 3 2/2 页 4 0016 图 3 是集成电路高压管脚 PAD 示意图。 具体实施方式 0017 为了使本发明的目的、 技术方案。
8、及优点更加清楚明白， 以下结合附图及实施例， 对 本发明进行进一步详细说明。 应当理解， 此处所描述的具体实施例仅仅用以解释本发明， 并 不用于限定本发明。 0018 图 1 示出了本发明的一种集成电路高压引脚连通性测试方法流程图。 0019 参考图 1， 如图 1 所示， 一种集成电路高压引脚连通性测试方法， 包括以下步骤 ： 0020 S1， 除连接在集成芯片内部的 MOS 管衬底 body 的待测引脚端口 PIN 外， 其它引脚 端口 PIN 都接地 ； 0021 S2， 在待测端口 PIN 加负电流， 测试其对地电压 V。 0022 所述步骤S2具体为 ： 在待测引脚PIN上加负电流，。
9、 一般几百微安， 这个电流流过连 接在集成芯片内部的MOS管漏极drain和MOS管衬底body之间的寄生二极管， 在衬底body 和漏极 drain 之间形成电压， 如果电压范围在 -1.0V 至 -0.2V 之间则测试通过， 标明连通性 正常， 如果超出此范围或者测不到电压， 则测试失败， 表明连通性异常。 0023 本发明能够完成对芯片高压引脚的连通性测试， 使集成电路的中测技术更加完 备。 0024 以上所述仅为本发明的较佳实施例， 并不用以限制本发明， 凡在本发明的精神和 原则之内， 所作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。 说 明 书 CN 103969544 A 4 1/1 页 5 图 1 图 2 图 3 说 明 书 附 图 CN 103969544 A 5 。