《采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法.pdf》由会员分享，可在线阅读，更多相关《采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法.pdf（12页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103904000 A (43)申请公布日 2014.07.02 CN 103904000 A (21)申请号 201410106602.5 (22)申请日 2014.03.20 H01L 21/66(2006.01) G01N 23/225(2006.01) (71)申请人 上海华力微电子有限公司 地址 201210 上海市浦东新区张江高科技园 区高斯路 568 号 (72)发明人 范荣伟 龙吟 倪棋梁 陈宏璘 (74)专利代理机构 上海申新律师事务所 31272 代理人 吴俊 (54) 发明名称 采用电容衬度测试结构检测多晶硅底部桥连 缺陷的方法 (57) 摘要 。
2、本发明公开了采用电容衬度测试结构检测多 晶硅底部桥连缺陷的方法， 涉及集成电路制造工 艺领域。该方法为 ： 提供一用于前段工艺制程的 掩膜板 ； 将一测试硅片按照所述前段工艺制程进 行流片 ； 当所述前段工艺制程进行至多晶硅刻蚀 工艺完成后， 形成一电容衬度测试结构 ； 将所述 电容衬度测试结构放置于电子束检测仪的监控产 品测试位置 ； 采用所述电子束检测仪对刻蚀后的 所述电容衬度测试结构进行电子束缺陷检测， 判 断所述电容衬度测试结构是否存在桥连， 若是则 存在缺陷， 若否则所述电容衬度测试结构不存在 缺陷。 采用该方法能够及时发现在线缺陷， 为研发 阶段良率提升提供数据参考， 缩短研发周期。
3、 ； 为 产品提供监控手段， 缩短影响区间， 为产品良率提 供保障。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 6 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书4页 附图6页 (10)申请公布号 CN 103904000 A CN 103904000 A 1/1 页 2 1. 采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征在于， 包括下述步 骤 ： 步骤 1. 提供一用于前段工艺制程的掩膜板 ； 步骤 2. 将一测试硅片按照所述前段工艺制程进行流片 ； 步骤 3. 当所述前段工艺制程进行至多晶硅刻蚀工艺完成后， 形成。
4、一电容衬度测试结 构 ； 步骤 4. 将所述电容衬度测试结构放置于电子束检测仪的监控产品测试位置 ； 步骤 5. 采用所述电子束检测仪对刻蚀后的所述电容衬度测试结构进行电子束缺陷检 测， 判断所述电容衬度测试结构是否存在桥连， 若是则存在缺陷， 若否则所述电容衬度测试 结构不存在缺陷。 2. 如权利要求 1 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 步骤 3 所述电容衬度测试结构包括 ： 第一多晶硅、 第二多晶硅、 栅氧化层、 第二有源区 和两个第一有源区。 3. 如权利要求 2 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 所述电容衬度。
5、测试结构的线间距离与监控产品的多晶硅栅极的线间距离相同， 所述 电容衬度测试结构的有源区结构与所述监控产品的有源区结构相同。 4. 如权利要求 2 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 两个所述第一有源区之间等距离设置有所述第二有源区， 所述栅氧化层设置于所述 第一有源区和所述第二有源区表面 ； 每个所述第一多晶硅等距离设置于所述栅氧化层表面， 且横跨两个所述第一有源区， 所述第一多晶硅垂直于所述第一有源区 ； 每两个所述第一多晶硅之间等距离的设置有所述第二多晶硅 ； 所述第二多晶硅设置于所述栅氧化层表面， 所述第二多晶硅位于两个所述第一有源区 之间在所述第二。
6、有源区上， 且第二多晶的长度小于所述两个所述第一有源区之间的宽度。 5. 如权利要求 2 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 所述电容衬度测试结构还包括 ： 隔离层， 所述隔离层设置于所述第一有源区与所述第 二有源区之间。 6. 如权利要求 2 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 所述第一多晶硅与两个所述第一有源区重合的面积大于所述第一多晶硅横截面积的 50%。 7. 如权利要求 2 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 所述第二多晶硅与所述第二有源区重合的面积小于所述第二多晶硅横截面积的。
7、 10%。 8. 如权利要求 1 所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 其特征 在于， 步骤 4 所述测试位置为切割道的位置。 权 利 要 求 书 CN 103904000 A 2 1/4 页 3 采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法 技术领域 0001 本发明涉及集成电路制造工艺领域， 尤其涉及多晶硅底部桥连缺陷的检测。 背景技术 0002 随着集成电路工艺的发展以及关键尺寸按比例缩小， 能够在线及时检测到极限尺 寸的缺陷对良率提升至关重要， 为此半导体制造采用多种检测方法， 例如 ： 暗场扫描、 亮场 扫描和电子束 （E-beam） 扫描等。然而并非所有缺陷均。
8、能被检测到， 例如处于极限尺寸的多 晶硅栅极刻蚀残留缺陷 A 就不容易被检测出来， 如图 1a 和图 1b 所示。 0003 其原因在于， 该类缺陷的尺寸与厚度超出了光学检测的能力范围， 且没有电压衬 度的差异， 其与背景的二次电子信号差异非常弱， 很难被电子束检测仪检测到。 但对于产品 的良率而言， 此种缺陷为绝对的杀手缺陷之一。 目前针对此种缺陷， 通常需要在工艺结束后 的电性测试才能有所反应， 但这大大增加了在线分析的难度。如如图 1a 为工艺结束后的电 性测试失效的分布图， 图 1b 为典型的刻蚀缺陷。 0004 中国专利 （CN103346076A） 公开了改善栅氧有源区缺陷的方法 。
9、, 该在衬底上生长 栅氧化层 ； 在栅氧化层上淀积多晶硅层 ； 进行N型多晶硅栅预掺杂 ； 在多晶硅层上形成包括 PEOX层和O3TEOS层的叠层的多晶硅栅掩模层 ； 在多晶硅栅掩模层上形成抗反射层 ； 在抗反 射层上形成光刻胶， 并利用光刻胶刻蚀多晶硅层以形成多晶硅栅。 0005 该专利供了一种能够在多晶硅栅结构的制作过程中防止有源区产生缺陷的改善 栅氧有源区缺陷的方法。 但并没有解决处于极限尺寸的多晶硅栅极刻蚀残留缺陷不容易被 检测出来的问题。 0006 中国专利 （CN102420116B） 公开了消除栅极凹形缺陷的方法， 其中， 在基底上自下 而上依次生成第一氧化层、 多晶硅层、 第二。
10、氧化层、 氮化硅层、 无定形碳层 ； 刻蚀氮化硅层及 无定形碳层形成由氮化硅及无定形碳构成的掩膜， 以掩膜作为硬掩模对多晶硅层、 第二氧 化层进行刻蚀， 形成栅极及位于栅极之上的部分第二氧化层 ； 之后在栅极的两侧生长侧壁 氧化层 ； 清除基底表面的第一氧化层并仅保留位于栅极下方的栅氧化物层 ； 在基底上生长 一层硅层 ； 去除氮化硅层。 0007 该专利解决了现有技术中半导体器件中存在凹形缺陷导致器件性能下降的问题， 通过在多晶硅层以及多晶硅下的基底增加保护层实现避免栅极凹形缺陷。 但并没有解决处 于极限尺寸的多晶硅栅极刻蚀残留缺陷不容易被检测出来的问题。 发明内容 0008 本发明为解决目。
11、前处于极限尺寸的多晶硅栅极刻蚀残留缺陷不容易被检测出来 的问题， 从而提供采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法的技术方案。 0009 发明所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法， 包括下述步 骤 ： 0010 步骤 1. 提供一用于前段工艺制程的掩膜板 ； 说 明 书 CN 103904000 A 3 2/4 页 4 0011 步骤 2. 将一测试硅片按照所述前段工艺制程进行流片 ； 0012 步骤 3. 当所述前段工艺制程进行至多晶硅刻蚀工艺完成后， 形成一电容衬度测 试结构 ； 0013 步骤 4. 将所述电容衬度测试结构放置于电子束检测仪的监控产品测试位置 ； 。
12、0014 步骤 5. 采用所述电子束检测仪对刻蚀后的所述电容衬度测试结构进行电子束缺 陷检测， 判断所述电容衬度测试结构是否存在桥连， 若是则存在缺陷， 若否则所述电容衬度 测试结构不存在缺陷。 0015 优选的， 步骤 3 所述电容衬度测试结构包括 ： 第一多晶硅、 第二多晶硅、 栅氧化层、 第二有源区和两个第一有源区。 0016 优选的， 所述电容衬度测试结构的线间距离与监控产品的多晶硅栅极的线间距离 相同， 所述电容衬度测试结构的有源区结构与所述监控产品的有源区结构相同。 0017 优选的， 两个所述第一有源区之间等距离设置有所述第二有源区， 所述栅氧化层 设置于所述第一有源区和所述第二。
13、有源区表面 ； 0018 每个所述第一多晶硅等距离设置于所述栅氧化层表面， 且横跨两个所述第一有源 区， 所述第一多晶硅垂直于所述第一有源区 ； 0019 每两个所述第一多晶硅之间等距离的设置有所述第二多晶硅 ； 0020 所述第二多晶硅设置于所述栅氧化层表面， 所述第二多晶硅位于两个所述第一有 源区之间在所述第二有源区上， 且第二多晶的长度小于所述两个所述第一有源区之间的宽 度。 0021 优选的， 所述电容衬度测试结构还包括 ： 隔离层， 所述隔离层设置于所述第一有源 区与所述第二有源区之间。 0022 优选的， 所述第一多晶硅与两个所述第一有源区重合的面积大于所述第一多晶硅 横截面积的 。
14、50%。 0023 优选的， 所述第二多晶硅与所述第二有源区重合的面积小于所述第二多晶硅横截 面积的 10%。 0024 优选的， 步骤 4 所述测试位置为切割道的位置。 0025 本发明的有益效果 ： 0026 本发明通过建立电容衬度测试结构， 采用电子束检测仪对该结构和待检测多晶硅 栅极进行检测， 由于此类缺陷对特殊结构敏感， 电子束检测仪对材质表面结构的敏感度很 高， 同时待检测多晶硅栅极中的多晶硅结构有所差异， 连接电容衬度测试结构的多晶硅在 正电势条件下， 将更难以达到表面电势平衡， 从而在扫描条件下会产生与常规多晶硅的影 像差异， 存在桥连。采用该方法能够及时发现在线缺陷， 为研发。
15、阶段良率提升提供数据参 考， 缩短研发周期 ； 为产品提供监控手段， 缩短影响区间， 为产品良率提供保障。 附图说明 0027 图 1a 为电性测试失效的分布图 ； 0028 图 1b 为电性测试失效的刻蚀缺陷图 ； 0029 图 2 为本发明所述采用电容衬度测试结构检测多晶硅底部桥连缺陷的方法流程 图 ； 说 明 书 CN 103904000 A 4 3/4 页 5 0030 图 3 为电容衬度测试结构示意图 ； 0031 图 4a 为电容衬度测试结构中第一多晶硅与有源区连接的剖面示意图 ； 0032 图 4b 为电容衬度测试结构第二多晶硅与有源区连接的剖面示意图 ； 0033 图 5a 为。
16、电容衬度测试结构中第一多晶硅进电子束扫描时电荷分布示意图 ； 0034 图 5b 为电容衬度测试结构中第二多晶硅进电子束扫描时电荷分布示意图 ； 0035 图 6 为电容衬度测试结构存在多晶硅桥连的结构示意图 ； 0036 附图中 ： 1. 第一多晶硅 ； 2. 第二多晶硅 ； 3. 第一有源区 ； 4. 第二有源区 ； 5. 栅氧 化层 ； 6. 隔离层 ； A. 刻蚀残留缺陷 ； B. 桥连。 具体实施方式 0037 下面结合附图和具体实施例对本发明作进一步说明， 但不作为本发明的限定。 0038 如图 2 所示， 本发明提供采用电容衬度测试结构检测多晶硅底部桥连缺陷的方 法， 包括下述步。
17、骤 ： 0039 以 55 纳米逻辑产品建立电容衬度测试结构为例 ： 0040 步骤 1. 提供一用于前段工艺制程的掩膜板 ； 0041 步骤 2. 将一测试硅片按照所述前段工艺制程进行流片 ； 0042 步骤 3. 当所述前段工艺制程进行至多晶硅刻蚀工艺完成后， 形成一电容衬度测 试结构 ； 该电容衬度测试结构为根据待检测多晶硅栅极表面材质结构的敏感特性建立的测 试结构 （如图 3、 图 4a 和图 4b 所示） ； 0043 步骤 4. 将所述电容衬度测试结构放置于电子束检测仪的监控产品测试位置 ； 0044 步骤 5. 采用所述电子束检测仪对刻蚀后的所述电容衬度测试结构进行电子束缺 陷检。
18、测， 判断所述电容衬度测试结构是否存在桥连 B， 若是则存在缺陷， 若否则所述电容衬 度测试结构不存在缺陷。 0045 本实施例中采用的电子束检测仪参数调节关键在于调整电子束作用于电容衬度 测试结构表面的时间， 其中一种实现方法如下 ： 着陆电压能量 ： 1000eV， 电流 ： 30nA， 像素尺 寸 ： 60nm。 0046 本发明的原理为， 利用此类缺陷对特殊结构敏感的特性， 可以将相邻的多晶硅联 通， 以及电子束检测仪对表面材质结构敏感的特性， 建立电容衬度测试结构， 通过电子束检 测仪进行检查。 此类缺陷对特殊结构敏感， 即此类缺陷在某种特定位置更容易产生， 由于此 位置为窄的有源区。
19、与多晶硅形成的沟槽的结合处， 而且多晶硅沟槽在此位置最小， 此种结 构由于有源区与隔离层 6 之间的高低差较其他位置更大， 从而导致后续的抗反射层的厚度 更大， 最终更容易产生刻蚀的缺陷。 该方法能够及时有效地检测在线产品的缺陷问题， 减少 产品影响。 0047 在优选的实施例中， 电容衬度测试结构包括 ： 第一多晶硅 1、 第二多晶硅 2、 栅氧化 层 5、 第二有源区 4 和两个第一有源区 3。 0048 在优选的实施例中， 电容衬度测试结构的线间距离与监控产品的多晶硅栅极的线 间距离相同， 电容衬度测试结构的有源区结构与监控产品的有源区结构相同。 0049 在优选的实施例中， 如图 3 。
20、至图 4 所示， 两个第一有源区 3 之间等距离设置有第二 有源区 4， 栅氧化层 5 设置于第一有源区 3 和第二有源区 4 表面 ； 说 明 书 CN 103904000 A 5 4/4 页 6 0050 每个第一多晶硅 1 等距离设置于栅氧化层 5 表面， 且横跨两个第一有源区 3， 第一 多晶硅 1 垂直于第一有源区 3 ； 0051 每两个第一多晶硅 1 之间等距离的设置有第二多晶硅 2 ； 0052 第二多晶硅 2 设置于栅氧化层 5 表面， 第二多晶硅 2 位于两个第一有源区 3 之间 在第二有源区 4 上， 且第二多晶的长度小于两个第一有源区 3 之间的宽度 （如图 3 所示）。
21、 。 0053 本实施方式中采用电子束检测仪对刻蚀后的电容衬度测试结构进行电子束缺陷 检测， 多晶硅 （第一多晶硅 1 和第二多晶硅 2） 中与有源区 （第一有源区 3 和第二有源区 4） 相连接的部分将产生电容的效果， 与有源区连接部分较多的第一多晶硅 1， 由于电容面积较 大， 表面能够集聚的电荷会更多， 相反， 第二多晶硅 2 表面集聚的电荷较少， 从而产生影像 亮暗的差异， 如图 5a 和图 5b 所示。而多晶硅与有源区连接多少导致的电容差异， 被称作电 容衬度。本实施例中第一多晶硅 1 和第二多晶硅 2 之间的电容差异大于 80%。当存在多晶 硅桥连 B 缺陷时， 原本表现为暗的多晶。
22、硅将与亮的多晶硅联通， 从而有更多电荷从表面逸 出， 从而改变多晶硅在电子束检测仪下的影像结果， 如图 6 所示。最终被检测出来。 0054 在优选的实施例中， 电容衬度测试结构还包括 ： 隔离层 6， 隔离层 6 设置于第一有 源区 3 与第二有源区 4 之间。 0055 在优选的实施例中， 第一多晶硅 1 与两个第一有源区 3 重合的面积大于第一多晶 硅 1 横截面积的 50%， 该横截面积为如图 3 第一多晶硅 1 的面积。 0056 在优选的实施例中， 第二多晶硅 2 与第二有源区 4 重合的面积小于第二多晶硅 2 横截面积的 10%， 该横截面积为如图 3 第二多晶硅 2 的面积。 。
23、0057 在优选的实施例中， 步骤 4 的测试位置为不影响正常功能的空闲区， 如切割道的 位置。 0058 以上所述仅为本发明较佳的实施例， 并非因此限制本发明的实施方式及保护范 围， 对于本领域技术人员而言， 应当能够意识到凡运用本发明说明书及图示内容所作出的 等同替换和显而易见的变化所得到的方案， 均应当包含在本发明的保护范围内。 说 明 书 CN 103904000 A 6 1/6 页 7 图 1a 图 1b 说 明 书 附 图 CN 103904000 A 7 2/6 页 8 图 2 说 明 书 附 图 CN 103904000 A 8 3/6 页 9 图 3 说 明 书 附 图 CN 103904000 A 9 4/6 页 10 图 4a 图 4b 说 明 书 附 图 CN 103904000 A 10 5/6 页 11 图 5a 图 5b 说 明 书 附 图 CN 103904000 A 11 6/6 页 12 图 6 说 明 书 附 图 CN 103904000 A 12 。