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1、(10)申请公布号 CN 103904080 A (43)申请公布日 2014.07.02 CN 103904080 A (21)申请号 201210586806.4 (22)申请日 2012.12.28 H01L 27/115(2006.01) H01L 23/58(2006.01) G11C 16/02(2006.01) (71)申请人 旺宏电子股份有限公司 地址 中国台湾新竹科学工业园区力行路 16 号 (72)发明人 陈士弘 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 任岩 (54) 发明名称 三维存储器结构及其操作方法 (57) 摘要 本发明公开了一种三。
2、维存储器结构及其操作 方法， 该三维存储器结构包括多个叠层结构垂直 形成于衬底上、 多个电荷捕捉复合层位于该多个 叠层结构外围、 多个超薄通道、 和一介电层填充于 超薄通道外和叠层结构之间。各叠层结构包括相 连接的底部栅极， 多个栅极和栅极绝缘层交错叠 层于底部栅极上方， 和两条选择线分隔地位于栅 极的上方且独立控制， 该多个选择线之间、 选择线 和栅极之间以及选择线的顶部是以栅极绝缘层绝 缘。超薄通道位于电荷捕捉复合层外侧和衬里式 地位于叠层结构之间， 相邻叠层结构的相对侧面 的每两超薄通道构成一超薄 U 形通道。两相邻叠 层结构间有一字线选择器区域包括多个超薄 U 形 通道和一对字线选择器。
3、位于超薄 U 形通道两侧以 控制该多个超薄 U 形通道。 (51)Int.Cl. 权利要求书 3 页 说明书 11 页 附图 30 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书11页 附图30页 (10)申请公布号 CN 103904080 A CN 103904080 A 1/3 页 2 1. 一种三维存储器结构 (3D memory structure)， 包括 ： 多个叠层结构， 垂直形成于一衬底上， 各该叠层结构包括 ： 一底部栅极 (bottom gate)， 其中该多个叠层结构的该多个底部栅极相互连接 ； 多个栅极 (gate) 和多个栅极。
4、绝缘层 (gate insulator) 交错叠层于该底部栅极上方 ； 和 两条选择线 (selection lines) 分隔地位于该多个栅极上方且独立控制， 该多个选择 线之间、 该多个选择线和该栅极之间以及该多个选择线的顶部是以该栅极绝缘层绝缘 ； 多个电荷捕捉复合层 (charge trapping multilayers)， 位于该多个叠层结构外围并 延伸至该多个底部栅极上 ； 多个超薄通道 (ultra-thin channels)， 位于该多个电荷捕捉复合层外侧和衬里式地 位于该多个叠层结构之间 (lined between the stacked structures) ； 和。
5、 一介电层， 填充于该多个超薄通道外和该多个叠层结构之间。 2. 根据权利要求 1 所述的三维存储器结构， 其中各该叠层结构中的两该多条选择线为 两条串行选择线 (string selection line， SSL) 或是两条接地选择线 (ground selection line， GSL)， 其中两该相邻叠层结构间的该多个电荷捕捉复合层分别与一SSL和一GSL对应 连接。 3. 根据权利要求 1 所述的三维存储器结构， 其中在两相邻叠层结构之间的该多个超薄 通道向下延伸， 而衬里式地形成一超薄U形通道(ultra-thin U-shaped channels)于相邻 两该多个叠层结构之间。
6、。 4. 根据权利要求 1 所述的三维存储器结构， 更包括多个层接点 (layercontact)， 分别 与该底部栅极、 该多个栅极和该多个选择线电性连接。 5.根据权利要求1所述的三维存储器结构， 其中该多个叠层结构是在一xy平面上成指 状交错排列 (arranged as staggered fingers)。 6. 一种三维存储器结构 (3D memory structure)， 包括 ： 一第一指状叠层件和一第二指状叠层件是垂直形成于一衬底上， 且该第一、 第二指状 叠层件是相对 ( 对向 ) 交错设置， 该第一指状叠层件至少包括一第一叠层结构和一第二叠 层结构于一 xy 平面上朝 。
7、-x 方向延伸， 该第二指状叠层件至少包括一第三叠层结构和一第 四叠层结构于该 xy 平面上朝 +x 方向延伸， 该第三叠层结构延伸于该第一叠层结构和该第 二叠层结构之间， 该第一至该第四叠层结构中的各该叠层结构沿着 z 方向包括一底部栅极 (bottom gate)、 多个栅极(gate)和多个栅极绝缘层(gate insulator)交错叠层于该底部 栅极上方、 和两选择线(selection lines)独立地位于该多个栅极的上方， 其中该第一至该 第四叠层结构的该多个底部栅极相互连接 ； 一第一电荷捕捉复合层和一第二电荷捕捉复合层， 分别形成于该第一指状叠层件和该 第二指状叠层件的外围。
8、， 并沿着 z 方向延伸至该第一至该第四叠层结构两相邻叠层结构之 间的该多个底部栅极上 ； 多个超薄通道 (ultra-thin channels)， 相互间隔地位于该第一和该第二电荷捕捉复 合层外侧并向下延伸， 位于该第一至该第四叠层结构的相邻该多个叠层结构的相对侧面的 每两该超薄通道构成一超薄 U 形通道 ； 多条字线选择器 (Word line selectors)， 分别设置于该第一至该第四叠层结构的各 权 利 要 求 书 CN 103904080 A 2 2/3 页 3 该叠层结构的尾端的两侧并分别连接该第一和该第二电荷捕捉复合层 ； 和 一介电层， 填充于该多个超薄通道和该多条字线。
9、选择器之外和该第一和该第二指状叠 层件之间， 其中， 该三维存储器结构具有多个存储单元 (unit cells)， 各该存储单元包括单一该 栅极和该第一和该第二电荷捕捉复合层的一部份。 7. 根据权利要求 6 所述的三维存储器结构， 其中该第一至该第四叠层结构的各该叠层 结构中的两该多条选择线为两条串行选择线 (stringselection line， SSL) 或是两条接地 选择线 (ground selection line， GSL)， 其中该第一至该第四叠层结构的两该相邻叠层结 构间的该第一和该第二电荷捕捉复合层分别与其中一 SSL 和其中一 GSL 对应连接。 8. 根据权利要求 。
10、6 所述的三维存储器结构， 两相邻该多个叠层结构间包括一字线选择 区域 (WLS regions)， 每该字线选择区域中具有该多个超薄 U 形通道， 和一该对字线选择器 以控制对应的该字线选择区域。 9. 根据权利要求 6 所述的三维存储器结构， 其中该多个超薄 U 形通道 (ultra-thin U-shaped channels) 是衬里式地形成于相邻该多个叠层结构的相对侧面之间， 且该多个超 薄 U 形通道于该 xy 平面上构成 m 列 n 行的一矩阵排列。 10. 一种芯片， 包括多个如权利要求 6 所述的三维存储器结构排成至少一列， 且该多个 三维存储器结构之间是独立操作， 其中相邻。
11、的该多个三维存储器结构， 该多个第一指状叠 层件和该多个第二指状叠层件具有相同的对向交错设置方式。 11. 一种三维存储器结构的操作方法， 包括 ： 提供一三维存储器结构， 包括 多个叠层结构形成于一衬底上， 各该叠层结构包括相连通的一底部栅极， 多条字线和 多个绝缘层垂直交错地叠层于该底部栅极上方， 和两条选择线独立分隔地位于该多条字线 上方， 其中相邻两该叠层结构各具有一串行选择线 SSL 和一接地选择线 GSL ； 多个电荷捕捉复合层位于该多个叠层结构外围并延伸至该底部栅极上 ； 多个超薄 U 形通道 (ultra-thin U-shaped channels) 位于该多个电荷捕捉复合层。
12、外 侧和衬里式地位于该多个叠层结构之间 (lined between thestacked structures)， 两相 邻该多个叠层结构间有一字线选择器区域(WLSregion)对应包括该多个超薄U形通道和一 对字线选择器， 其中该对字线选择器对应该多个超薄 U 形通道的前后两侧以控制该多个超 薄 U 形通道 ； 和 多条位线设置于该多个选择线上方和垂直于该多条字线 ； 关闭欲编程的该字线选择器区域， 开启欲编程 WLS 区域之外的其他所有非编程 WLS 区 域， 其中通过开启或关闭选择的该对字线选择器， 以开启或关闭对应的字线选择器区域内 的该多个 U 形超薄通道 ； 开启该多个非编程 。
13、WLS 区域的该多个串行选择线和关闭该多个接地选择线 GSL， 以及 令该多个非编程 WLS 区域的所有位线荷电至一初始偏压， 之后关闭该多个非编程 WLS 区域 的该多个串行选择线 SSL ； 通过对应的该多个对字线选择器， 关闭该多个非编程 WLS 区域和开启该欲编程 WLS 区 域 ； 令该欲编程 WLS 区域的所有位线荷电至该初始偏压 ； 权 利 要 求 书 CN 103904080 A 3 3/3 页 4 于该欲编程 WLS 区域中， 令选择的该一或多条位线释放电荷， 施加高电压于所选择的 该字线和施加通道电压 (Vpass) 于未选择的该多条字线， 此时未选择的该或该多条位线是 自。
14、我升压 (self-boosting) ； 和 对选择的一或多个位进行编程。 12. 根据权利要求 11 所述的操作方法， 其中在开启该多个非编程 WLS 区域的该多个串 行选择线的步骤中， 是施加通道电压 (Vpass) 于该多个非编程 WLS 区域所有的字线和该多 个底部栅极 UBG， 对该多个接地选择线 GSL 和该多个串行选择线 SSL 分别施加 0V 和电源电 压 (Vcc)， 令该多个非编程 WLS 区域的所有位线荷电至该初始偏压， 其中该初始偏压为该电 源电压和阈值电压 (Vt) 的差值。 13. 根据权利要求 11 所述的操作方法， 其中在令该编程 WLS 区域的所有位线荷电至。
15、 该初始偏压的步骤中， 是施加通道电压 (Vpass) 于该编程 WLS 区域所有的字线和该多个底 部栅极 UBG， 对该多个接地选择线 GSL 和该多个串行选择线 SSL 分别施加 0V 和电源电压 (Vcc)， 令该编程 WLS 区域的所有位线荷电至该初始偏压， 其中该初始偏压为该电源电压和 阈值电压 (Vt) 的差值 (Vcc-Vt)。 权 利 要 求 书 CN 103904080 A 4 1/11 页 5 三维存储器结构及其操作方法 技术领域 0001 本发明的实施例是有关于三维存储器结构及其操作方法， 且特别是有关于一种单 栅极式的三维存储器结构及其操作方法。 背景技术 0002 非。
16、易失性存储器元件在设计上有一个很大的特性是， 当存储器元件失去或移除电 源后仍能保存数据状态的完整性。 目前业界已有许多不同型态的非易失性存储器元件被提 出。不过相关业者仍不断研发新的设计或是结合现有技术， 进行存储单元平面的叠层以达 到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门 (NAND) 型闪存结构被提出。 0003 在提出的一些三维存储器结构中， 除了有单栅极 (Single-Gate) 的存储单元， 还 包括了双栅极 (double gate) 的存储单元， 和环绕式栅极 (surroundinggate) 的存储单元 等等， 使元件的开关速度与电流趋动都得。
17、以提升。然而， 在追求尺寸微缩的电子世代， 存储 单元中的电荷捕捉复合层 ( 如 ONO 复合层 ) 占的空间越多， 缩小存储单元尺寸时的考虑和 困难就越多， 对存储单元缩小越不利。因此， 比起单栅极存储单元， 双栅极和环绕式栅极存 储单元中其电荷捕捉复合层 ( 如 ONO 复合层 ) 占较大空间会限制存储单元尺寸微缩的能 力。再者， 对非易失性存储器元件而言， 电荷捕捉复合层本身就不容易缩小， 若其厚度减至 太薄， 电荷保存能力 (Charge retention) 会有问题。因此缩小存储单元尺寸时仍须使电荷 捕捉复合层具有足以良好保存电荷的厚度。另外， 缩小存储单元尺寸不仅只是考虑电荷捕 。
18、捉复合层， 整体上需搭配考虑其他元件的设计规则也多， 双栅极和环绕式栅极存储单元的 元件设计复杂度较高也限制了三维存储器尺寸微缩的发展， 若要使其兼具小尺寸和良好的 各种电子特性， 其高度的设计困难度势必耗费许多时间和大幅增加制造成本。 0004 据此， 相关设计者无不期望可以构建出一三维存储器结构， 不但具有许多叠层平 面而达到更高的储存容量， 更具有小尺寸和优异的电子特性 ( 如具有良好的数据保存可靠 性 )， 使缩小的存储器结构仍然可以被稳定和快速的如进行擦除和编程等操作。再者， 也希 望能透过不过度复杂的步骤和低制造成本， 就能制造出此三维存储器结构。 发明内容 0005 本发明有关于。
19、一种三维存储器结构， 并对于此结构提出一相关操作方法。本发明 的实施例为一种单栅极式的三维存储器结构， 其特殊的设计不但具备优异的电子特性和具 有尺寸微缩的发展潜力， 操作时亦可减少字线之间的干扰。 0006 根据本发明的一实施例， 提出一种三维存储器结构 (3D memorystructure)， 包括 多个叠层结构， 垂直形成于一衬底上， 各叠层结构包括一底部栅极 (bottom gate)， 该多个 叠层结构的底部栅极相互连接， 多个栅极 (gate)( 作为字线 ) 和多个栅极绝缘层 (gate insulator) 交错叠层于底部栅极上方， 和两条选择线 (selection lin。
20、es) 分隔地位于栅极 的上方且独立控制， 该多个选择线之间、 选择线和栅极之间以及选择线的顶部是以栅极绝 说 明 书 CN 103904080 A 5 2/11 页 6 缘层绝缘 ； 三维存储器结构还包括多个电荷捕捉复合层 (charge trapping multilayers) 位于该多个叠层结构外围并延伸至底部栅极上， 多个超薄通道 (ultra-thinchannels)， 位于电荷捕捉复合层外侧和衬里式地位于叠层结构之间 (linedbetween the stacked structures)， 和一介电层填充于超薄通道外和叠层结构之间。 0007 根据本发明的又一实施例， 提出。
21、一种三维存储器结构， 包括第一指状叠层件和第 二指状叠层件是垂直形成于衬底上， 且第一、 第二指状叠层件是相对 ( 对向 ) 交错设置， 第 一指状叠层件至少包括第一叠层结构和第二叠层结构于 xy 平面上朝 -x 方向延伸， 第二指 状叠层件至少包括第三叠层结构和第四叠层结构于 xy 平面上朝 +x 方向延伸， 第三叠层结 构延伸于第一叠层结构和第二叠层结构之间， 第二叠层结构延伸于第三叠层结构和第四叠 层结构之间， 第一至第四叠层结构中的各叠层结构沿着 z 方向包括一底部栅极、 多个栅极 和多个栅极绝缘层交错叠层于底部栅极上方、 和两选择线独立地位于该多个栅极的上方， 其中第一至第四叠层结构。
22、的该多个底部栅极相互连接。三维存储器结构还包括第一电荷 捕捉复合层和第二电荷捕捉复合层， 分别形成于该第一指状叠层件和该第二指状叠层件的 外围， 并沿着 z 方向延伸至该第一至该第四叠层结构两相邻叠层结构之间的该多个底部 栅极上。三维存储器结构还包括多个超薄通道， 相互间隔地位于第一和第二电荷捕捉复 合层外侧并向下延伸， 位于第一至第四叠层结构的相邻该多个叠层结构的相对侧面的每 两个超薄通道构成一超薄 U 形通道。三维存储器结构还包括多条字线选择器 (Word line selectors)， 分别设置于第一至第四叠层结构的各叠层结构的尾端两侧并分别连接第一和 第二电荷捕捉复合层。三维存储器结。
23、构还包括一介电层， 填充于超薄通道和字线选择器之 外和第一和第二指状叠层件之间。 其中， 三维存储器结构具有多个存储单元(unit cells)， 各存储单元包括一电荷捕捉复合层和单一栅极。 0008 根据本发明的一应用例， 提出一种芯片， 包括多个如上述又一实施例中所述的三 维存储器结构排成至少一列， 且该多个三维存储器结构之间是独立操作。 0009 根据本发明的一实施例， 提出一种操作方法。首先， 提供一三维存储器结构， 包括 多个叠层结构形成于衬底上， 各叠层结构包括相连通的底部栅极， 多条字线和多个绝缘层 垂直交错地叠层于底部栅极上方， 和两条选择线独立分隔地位于该多条字线上方， 其中。
24、相 邻两叠层结构各具有一串行选择线 SSL 和一接地选择线 GSL ； 多个电荷捕捉复合层位于叠 层结构外围并延伸至底部栅极上 ； 多个超薄U形通道(ultra-thin U-shaped channels)位 于电荷捕捉复合层外侧和衬里式地位于叠层结构之间， 两相邻叠层结构间有一字线选择器 区域对应包括数个超薄 U 形通道和一对字线选择器， 其中该对字线选择器对应该多个超薄 U 形通道的前后两侧以控制该多个超薄 U 形通道 ； 和多条位线设置于选择线上方和垂直于 字线。关闭欲编程的字线选择器区域， 开启欲编程 WLS 区域之外的其他所有非编程 WLS 区 域， 其中通过开启或关闭选择的该对字。
25、线选择器， 以开启或关闭对应的字线选择器区域内 的该多个U形超薄通道。 开启非编程WLS区域的串行选择线和关闭其接地选择线GSL， 以及 令非编程 WLS 区域的所有位线荷电至初始偏压 ( 如 Vcc-Vt)， 之后关闭非编程 WLS 区域的 串行选择线 SSL。通过对应的该多个对字线选择器， 关闭非编程 WLS 区域和开启欲编程 WLS 区域。令欲编程 WLS 区域的所有位线荷电至初始偏压。于欲编程 WLS 区域中， 令选择的一 或多条位线释放电荷， 施加高电压于所选择的字线和施加通道电压 (Vpass) 于未选择的字 线， 此时未选择的位线是自我升压 (self-boosting)。之后对。
26、选择的一或多个位进行编程。 说 明 书 CN 103904080 A 6 3/11 页 7 0010 为了对本发明的上述及其他方面有更佳的了解， 下文特举实施例， 并配合所附图 式， 作详细说明如下 ： 附图说明 0011 图 1A 为依照本发明实施例的一三维存储器结构的上视图。 0012 图 1B 为依图 1A 的剖面线 1B-1B 所绘示的三维存储器结构的剖面示意图。 0013 图 2A 为图 1A 的三维存储器结构的标示存储单元 (unit cells) 的示意图。 0014 图 2B 为依图 2A 的剖面线 2B-2B 所绘示的三维存储器结构的剖面示意图。 0015 图 3A 为图 1。
27、A 的三维存储器结构具遮蔽层的示意图。 0016 图 3B 为依图 3A 的剖面线 3B-3B 所绘示的三维存储器结构的剖面示意图。 0017 图 4A 是如图 1A 的三维存储器结构具字线选择器的示意图。 0018 图 4B 为依图 4A 的剖面线 4B-4B 所绘示的剖面示意图。 0019 图 5A 为图 4A 的三维存储器结构的示意图。 0020 图 5B 和图 5C 分别为图 5A 中沿剖面线 5B-5B 和 5C-5C 所绘示的剖面简示图。 0021 图 6A 是如图 1A 的三维存储器结构具有层接点的示意图。 0022 图 6B 为依图 6A 中剖面线 6B-6B 所绘示的剖面示意。
28、图。 0023 图 6C 为依图 6A 中剖面线 6C-6C 所绘示的剖面示意图。 0024 图 7A 是如图 1A 的三维存储器结构具有位线的示意图。 0025 图 7B 为依图 7A 中沿位线方向的剖面示意图。 0026 图 8A 是如图 1A 的三维存储器结构具有接地线的示意图。 0027 图 8B 是同图 7A 中剖面方向的示意图。 0028 图 9A 即结合图 7A 位线和图 8A 接地线的上视图。 0029 图 9B 即结合图 7B 位线和图 8B 接地线的剖面示意图。 0030 图 10A 为本发明一实施例的三维存储器结构的剖面示意图。 0031 图 10B 为图 10A 的三维。
29、存储器结构的电容示意图。 0032 图 11A 为本发明另一实施例的三维存储器结构的剖面示意图。 0033 图 11B 为图 11A 的三维存储器结构的电容示意图。 0034 图 12 为应用本发明实施例的三维存储器结构的一种芯片结构的上视图。 0035 图 13 为应用本发明实施例的三维存储器结构的另一种芯片结构的上视图。 0036 图 14 为应用本发明实施例的三维存储器结构的再一种芯片结构的上视图。 0037 图 15 为如图 4A 所示的三维存储器结构的 2D 平面图。 0038 图 16A 至图 16C 为如图 15 所示的三维存储器结构的一种操作方法平面示意图。 0039 【主要元。
30、件符号说明】 0040 10 ： 衬底 0041 11 ： 第一叠层结构 0042 12 ： 第二叠层结构 0043 13 ： 第三叠层结构 0044 14 ： 第四叠层结构 0045 F1 ： 第一指状叠层件 说 明 书 CN 103904080 A 7 4/11 页 8 0046 F2 ： 第二指状叠层件 0047 15 ： 底部栅极 (UBG) 0048 11G/12G/13G/14G ： 栅极 0049 112/122/132/142 ： 栅极绝缘层 0050 114/124/134/144、 115/125/135/145 ： 选择线 0051 16 ： 电荷捕捉复合层 0052 1。
31、70、 171、 171 、 172、 172 、 173、 173 、 174 超薄通道 0053 171+171、 172+172、 173+173 ： 超薄 U 形通道 0054 180、 181、 181、 182、 182、 183、 183、 184 ： 字线选择器 (Word lineselectors， WLS) 0055 19 ： 介电层 0056 21 ： 遮蔽层 0057 22 ： 接地接点 0058 24 ： 高浓度掺杂的多晶硅部份 0059 30 ： U 形区域 0060 SSL ： 串行选择线 0061 GSL ： 接地选择线 0062 Lch ： 字线的通道长度 。
32、0063 Wch ： 字线的通道宽度 0064 LWLS ： 字线选择器的通道长度 0065 Tch ： 通道厚度 0066 WLS-1、 WLS-2、 WLS-3 ： 字线选择器区域 0067 11P/12P ： 低浓度掺杂或无掺杂的多晶硅部份 0068 Layer1-Layer4 ： 存储层 0069 L1/L2/L3/L4、 R1/R2/R3/R4、 L_Top/R_Top/L_Bottom/R_Bottom ： 层接线 0070 W1/W2/W3/W4/W5/W6/W7/W8 ： 字线 0071 BL1、 BL2、 BL3、 BL4、 .BLn ： 位线 0072 BLc ： 位接触点。
33、 0073 GND-1 ： 第一接地线 0074 GND-2 ： 第二接地线 具体实施方式 0075 在本发明内容的实施例中， 是提出一种三维存储器结构， 其存储单元主要包括单 栅极和单侧的电荷捕捉复合层。本发明内容中， 亦举例说明此三维存储器结构的相关操作 方法， 但本发明并不以该多个操作步骤为限制。 相较于双栅极和环绕式栅极的三维存储器， 实施例的单栅极式三维存储器结构通过其特殊的设计不但仍具高储存容量， 更具有小尺寸 和优异的电子特性 ( 如具有良好的数据保存可靠性 )， 且操作时又可减少字线之间的干扰， 对三维存储器的尺寸微缩的发展实为一大突破。 0076 以下是提出相关实施例， 以详。
34、细说明本发明所提出的三维存储器结构及其操作方 说 明 书 CN 103904080 A 8 5/11 页 9 法。 然而实施例中的叙述， 如细部构建、 操作步骤和材料应用等等， 仅为举例说明的用， 并非 对本发明欲保护的范围做限缩。 0077 0078 请同时参照图1A和图1B。 图1A为依照本发明实施例的一三维存储器结构的上视 图。图 1B 为依图 1A 的剖面线 1B-1B 所绘示的三维存储器结构的剖面示意图。其中， 图 1A 和图 1B 例如分别呈现一 xy 平面和一 zy 平面。 0079 实施例中， 三维存储器结构具有多个叠层结构 11-14， 垂直 ( 如沿着 z 方向 ) 形成 。
35、于一衬底10， 衬底10例如是具有氧化硅层的绝缘基板。 如图1A所示， 三维存储器结构例如 是 ( 但不限制 ) 包括两相对 ( 对向 ) 交错设置的一第一指状叠层件 F1 和一第二指状叠层 件 F2。第一指状叠层件 F1 至少包括一第一叠层结构 11 和一第二叠层结构 12， 两者例如是 在 xy 平面上朝 -x 方向延伸 ； 第二指状叠层件 F2 至少包括一第三叠层结构 13 和一第四叠 层结构 14， 两者例如是于 xy 平面上朝 +x 方向延伸， 第三叠层结构 13 延伸于第一叠层结构 11 和第二叠层结构 12 之间， 第二叠层结构 12 延伸于第三叠层结构 13 和第四叠层结构 1。
36、4 之间。 0080 如图 1B 所示， 第一至第四叠层结构 11-14 中， 每个叠层结构沿着 z 方向自底 层往顶层依序包括一底部栅极 (bottom gate)15、 多个栅极 (gate)11G/12G/13G/14G 和 多个栅极绝缘层 (gate insulator)112/122/132/142 交错叠层于底部栅极 15 上方、 和 两 选 择 线 (selection lines)114/124/134/144 和 115/125/135/145 独 立 地 位 于 栅 极 11G/12G/13G/14G 的上方。其中各叠层结构的底部栅极 15 相互连接， 形成例如是一 U 形。
37、底部栅极 15(U-shapedbottom gate， UBG)， 以作为一通道栅极 (pass gate)。栅极 11G/12G/13G/14G为三维存储器结构的字线。 以第一叠层结构11为例， 两选择线114和115 是分隔地和独立控制地位于栅极 11G 的上方， 且选择线 114 和选择线 115 之间、 选择线和栅 极 11G 之间以及选择线 114 和 115 的顶部是以一绝缘层 ( 例如同栅极绝缘层 112 的材料， 如 SiO2) 绝缘。实施例中， 栅极和选择线是由导电材料制成， 例如是重掺杂的多晶硅， 选择 线该层的厚度不限制地例如是大于各栅极层的厚度。 0081 实 施 例。
38、 的 三 维 存 储 器 结 构 更 包 括 电 荷 捕 捉 复 合 层 (charge trappingmultilayers)16， 位于叠层结构 11-14 外围并延伸至底部栅极 15 上。如图 1A 所 示， 电荷捕捉复合层 16 分别形成于第一指状叠层件 F1 和第二指状叠层件 F2 的外围， 并如 图 1B 所示沿着 z 方向延伸至第一至第四叠层结构 11-14 两相邻叠层结构之间的底部栅极 15 上。电荷捕捉复合层 16 在两相邻叠层结构之间例如是呈一 U 形剖面 ( 图 1B)。电荷捕 捉复合层 16 例如是 ONO 复合层或 ONONO 复合层或 BE-SONOS 复合层， 。
39、在此不多作限制。 0082 实施例的三维存储器结构更包括多个超薄通道 (ultra-thin channels)170、 171、 171、 172、 172、 173、 173和 174， 位于电荷捕捉复合层 16 外侧和衬里式地位于该多个 叠层结构之间 (lined between the stacked structures)。如图 1A 所示， 该多个超薄 通道在各叠层结构处中， 如 x 方向上相同 y 位置的多个超薄通道 (170 或 171 或 171或 172.或174)， 是相隔一间距设置。 如图1B所示， 该多个超薄通道是于电荷捕捉复合层16 外侧并向下延伸， 两相邻叠层结构。
40、的相对侧面的两个超薄通道构成一超薄 U 形通道 ； 如第 一叠层结构 11 和第三叠层结构 13 之间的超薄通道 171、 171构成一超薄 U 形通道， 第三 叠层结构 13 和第二叠层结构 12 之间的超薄通道 172、 172构成一超薄 U 形通道， 第二叠 说 明 书 CN 103904080 A 9 6/11 页 10 层结构 12 和第四叠层结构 14 之间的超薄通道 173、 173构成一超薄 U 形通道。一实施例 中， 电流在超薄 U 形通道中的流动方向如箭号所示。 0083 实施例中， 各叠层结构中的两条选择线为两条串行选择线 (stringselection line， S。
41、SL)或是两条接地选择线(ground selection line， GSL)， 且两相邻叠层结构间的电 荷捕捉复合层 16 分别与一条 SSL 和一条 GSL 对应连接。图 1B 中， 第一叠层结构 11 的选择 线 114、 115 和第二叠层结构 12 的选择线 124、 125 例如是接地选择线 GSL， 则第三叠层结构 13 的选择线 134、 135 和第四叠层结构 14 的选择线 144、 145 是串行选择线 SSL。而相邻的 第一叠层结构 11 和第三叠层结构 13， 其电荷捕捉复合层 16( 超薄通道 171 和 171旁 ) 分 别与一条接地选择线GSL(115)和一条。
42、串行选择线SSL(134)对应连接 ； 同样的， 相邻的第三 叠层结构 13 和第二叠层结构 12， 其电荷捕捉复合层 16( 超薄通道 172 和 172旁 ) 分别与 一条串行选择线 SSL(135) 和一条接地选择线 GSL(124) 对应连接 ； 相邻的第二叠层结构 12 和第四叠层结构 14， 其电荷捕捉复合层 ( 超薄通道 173 和 173旁 ) 分别与一条接地选择 线 GSL(125) 和一条串行选择线 SSL(144) 对应连接。相邻的一条串行选择线 SSL 和一条接 地选择线 GSL 可作为对应超薄 U 形通道的一组开关。例如相邻的接地选择线 GSL(115) 和 串行选择。
43、线 SSL(134) 可用以选择打开第一叠层结构 11 和第三叠层结构 13 之间的超薄 U 形通道 (171+171 ) ； 相邻的串行选择线 SSL(135) 和接地选择线 GSL(124) 可用以选择第 三叠层结构 13 和第二叠层结构 12 之间的超薄 U 形通道 (172+172 ) ； 相邻的接地选择线 GSL(155) 和串行选择线 SSL(144) 可用以选择第二叠层结构 12 和第四叠层结构 14 之间的 超薄 U 形通道 (173+173 )。 0084 实施例中， 各栅极11G/12G/13G/14G的厚度为一通道长度(channellength)Lch如 图 1B 标示。
44、， 通道宽度 (channel width)Wch 如图 1A 标示。一实施例中， 超薄通道 170/171 /171 /172/172 /173/173 /174 的厚度 Tch( 图 1B) 例如约为 1/4 的通道长度 Lch。一 实施例中， 1/10 通道长度 Lch 通道厚度 Tch 1/2 通道长度 Lch ； 各栅极的通道长度 Lch 是于范围一实施例中， 各超薄通道的通道厚度 Tch 不限制地例如约为 0085 请同时参照图2A和图2B。 图2A为图1A的三维存储器结构的标示存储单元(unit cells)的示意图。 图2B为依图2A的剖面线2B-2B所绘示的三维存储器结构的剖。
45、面示意图。 其中， 图 2A、 图 2B 中方框虚线是标示一存储单元 (unit cell)。图 2A、 图 2B 中和图 1A、 图 1B相同的元件是沿用相同标号， 且在此不再重复叙述。 实施例中， 位于字线(即栅极)和通 道之间的电荷捕捉复合层 16 即为存储元件 (memory element)。实施例中， 在 y 方向上 ( 位 线方向 )， 各存储单元只有一个电荷捕捉复合层和单一栅极。如图 1B、 图 2B 所示的实施例 中， 两相邻存储单元是共享(share)一栅极(11G/12G/13G/14G)。 相较于双栅极和环绕式栅 极的存储单元， 实施例所提出的单栅极存储单元的三维存储器。
46、结构具有更佳的尺寸微缩能 力， 且微缩时电荷捕捉复合层 16 仍可维持在足以良好保存电荷 (Charge retention) 的厚 度， 以稳定地保存数据。因此实施例的三维存储器结构不但可达到缩小尺寸和兼具良好电 子特性的优点， 其化繁为简的整体设计使工艺简单， 不会大幅增加制造成本。另外， 相较于 垂直栅极式 (finger VG) 三维存储器， 实施例所提出的三维存储器结构在相同工艺条件限 制下是 2 倍的存储器密度。 0086 再者， 如图1A、 图2A所示， 实施例的三维存储器结构更包括一介电层19， 填充超薄 说 明 书 CN 103904080 A 10 7/11 页 11 通道。
47、外和叠层结构之间。例如填充于第一至第四叠层结构 11-14 的各叠层结构之间， 和超 薄通道 170、 171、 171、 172、 172、 173、 173与 174 之外。 0087 一实施例的三维存储器结构中， 可视实际应用状况， 而决定是否于介电层 19 中更 形成一遮蔽层 (shielding layer)。请同时参照图 3A 和图 3B。图 3A 为图 1A 的三维存储 器结构具遮蔽层的示意图。图 3B 为依图 3A 的剖面线 3B-3B 所绘示的三维存储器结构的剖 面示意图。 图3A、 图3B中和第1A、 1B图相同的元件是沿用相同标号， 且在此不再重复叙述。 如图 3A、 图。
48、 3B 所示， 介电层 19 中更包括一遮蔽层 21， 延伸于相邻两叠层结构间的该多个超 薄通道之间， 以降低相邻两叠层结构间的电荷捕捉复合层之间的干扰。遮蔽层 21 例如是一 U形通道遮蔽层(U-shaped channel shieldinglayer)， 连续地蜿蜒于相邻两叠层结构的超 薄通道之间。再者， 遮蔽层 21 亦可包括一接地接点 (ground contact)22 ； 遮蔽层 21 例如 是由导电材料制成， 例如是导电的多晶硅。 实际应用时， 可依三维存储器结构电性表现作评 估， 亦可省略遮蔽层 21 的制作。没有遮蔽层 21 整体结构 ( 在 y 方向上 ) 的尺寸可以更缩。
49、 小。 0088 再者， 如图1A、 图2A所示， 实施例的三维存储器结构更包括多条字线选择器(Word line selectors， WLS)180、 181、 181、 182、 182、 183、 183和 184， 分别设置于第一至第 四叠层结构的各叠层结构的尾端的两侧， 并分别连接电荷捕捉复合层 16。请同时参照图 4A 和图 4B。图 4A 是如图 1A 的三维存储器结构具字线选择器的示意图。图 4B 为依图 4A 的剖 面线4B-4B所绘示的剖面示意图。 图4A、 图4B中和图1A、 图1B相同或类似的元件是沿用相 同或类似的标号， 且在此不再重复叙述。实施例中， 如图 4A、 图 4B 所示的字线选择器 180、 181、 181、 182、 182、 183、 183和184为多个单侧岛状字线选择器(single side island WL 。