神经模拟电路技术领域
本发明涉及电路领域，并且更为具体地，涉及一种神经模拟电路。
背景技术
忆阻器(Memristor)是除电阻、电容、电感之外的第四种基本电路元件，
用于表示磁通量与电荷量之间的关系。忆阻器具有和电阻同样的单位(欧
姆)，同时具备非易失性，且只有在电流流过的情况下，忆阻值才会改变。
随着对忆阻器的研究的深入发展，忆阻器被用于模拟生物神经系统的记忆和
计算功能。
如图1所示，现有技术中，神经模拟电路一般包括两个神经元电路(或
称神经元细胞电路)以及作为两者之间的突触连接的阻变忆阻器，其中每个
神经元电路包括：激励信号端P、突触连接端M、缓冲器(反相器N2和反
相器N3)、控制信号反相器N1、第一传输门T1以及第二传输门T2。其中，
缓冲器的输出端连接至激励信号端P，缓冲器的输入端连接至第二传输门T2
的信号端；控制信号反相器N1的输入端连接至激励信号端P、第一传输门
T1的正控制端S及第二传输门T2的正控制端S，输出端连接至第一传输门
T1的负控制端S’及第二传输门T2的负控制端S’；所述的第一传输门T1的
一个信号端连接至电压源，另一信号端连接至突触连接端M，正控制端S连
接至激励信号端P，负控制端S’连接至控制信号反相器N1的输出端；第二
传输门T2的一个信号端连接至缓冲器的输入端，另一个信号端连接至突触
连接端M，正控制端口S连接至激励信号端P，负控制端S’连接至控制信号
反相器N1的输出端。
图1中的神经模拟电路的工作原理如下：当两个神经元电路同时接到各
自的激励信号时，分别对各自的激励信号产生应激信号，该应激信号会通过
金属连接线将其施加到与之相连的忆阻器上，当前后两个激励信号同时激励
时，将在忆阻器上形成使之发生阻变的电压差，开始时阻值较大，随着激励
持续时间而阻值逐渐减小，即从一开始的突触连接的权重较小变成权重增
大，直到激励信号中的一个消失。激励信号结束后，忆阻器的阻值保持不变。
而忆阻器的阻值减小就增加了两个神经元电路之间的关联性，相当于人类学
习认知的过程。
神经元细胞的细胞膜具有电容，称为膜电容，膜电容具有阈值特性，即
当神经元细胞接收到激励信号超过膜电容的阈值时，神经元细胞才会将兴奋
通过突触传递至其他神经元细胞，但是图1中的神经模拟电路中的神经元接
收到激励信号之后，立刻就会作用于忆阻器，使其产生压差，无法很好地模
拟神经元细胞的阈值特性。
发明内容
本发明实施例提供一种神经模拟电路，能够模拟膜电容的阈值特性。
第一方面，提供一种神经模拟电路，所述神经模拟电路包括第一神经元
电路，所述第一神经元电路用于通过忆阻器ME与第二神经元电路相连，并
在所述第一神经元电路和所述第二神经元电路之间传递信号，所述第一神经
元电路包括：第一电路，所述第一电路的第一端与所述第一神经元电路的输
入端Vin相连，所述第一电路的第二端与所述第一神经元电路的输出端Vout
相连，所述第一电路在所述输出端Vout为低电平时处于导通状态，在所述输
出端Vout为高电平时处于截止状态；电容C1，所述电容C1的第一端与所述
第一电路的第三端相连，所述电容C1的第二端与地相连；第二电路，所述
第二电路的输入端与所述第一电路的第三端相连，所述第二电路的输出端与
所述第一神经元电路的输出端Vout相连，所述第二电路用于在所述电容C1
的第一端的电压低于预设的电压阈值时处于截止状态，在所述电容C1的第
一端的电压高于电压阈值时处于导通状态，且在所述第二电路导通后，所述
输出端Vout从低电平升为高电平；开关管T1，所述开关管T1的输入端与所
述第一电路的第三端相连，所述开关管T1的输出端与地相连，所述开关管
T1的控制端与所述第一神经元电路的输出端Vout相连，且所述开关管T1在
所述输出端Vout为高电平时导通，在所述输出端Vout为低电平时截止。
结合第一方面，在第一方面的一种实现方式中，所述神经模拟电路还包
括突触电路，所述突触电路与所述第一神经元电路的输入端Vin相连，所述
突触电路包括：开关管M，所述开关管M的输入端与电源Vcc相连，所述开
关管M的控制端用于接收所述第二神经元电路的输出信号；所述忆阻器ME，
所述忆阻器ME的输入端与所述开关管M的输出端相连，所述忆阻器ME
的输出端与所述第一神经元电路的输入端Vin相连；开关管Ms，所述开关管
Ms的输入端与所述开关管M的输出端相连，所述开关管Ms的输出端与地
相连，所述开关管Ms的控制端与所述第一神经元电路的输出端Vout相连，
且所述开关管Ms在所述第一神经元电路的输出端Vout为高电平时导通，在
所述第一神经元电路的输出端Vout为低电平时截止；所述第一神经元电路还
包括：开关管T2，所述开关管T2的输入端与电源Vpull相连，所述开关管
T2的输出端与所述第一神经元电路的输入端Vin相连，所述开关管T2的控
制端与所述第一神经元电路的输出端Vout相连，其中，在所述第一神经元电
路的输出端Vout为高电平时，所述开关管T2和所述开关管Ms导通，所述
电源Vpull输出的电流从所述第一神经元电路的输入端Vin流出，经过所述忆
阻器ME和所述开关管Ms流向地，使得所述忆阻器ME的阻值增大。
结合第一方面或其上述实现方式的任一种，在第一方面的另一种实现方
式中，所述神经模拟电路还包括所述第二神经元电路，所述第二神经元电路
与所述第一神经元电路具有相同结构，所述第二神经元电路的输出端与所述
突触电路中的开关管M的控制端相连，所述第二神经元电路作为前神经元
电路，通过所述突触电路向作为后神经元电路的所述第一神经元电路传递所
述第二神经元电路的输出端产生的信号。
结合第一方面或其上述实现方式的任一种，在第一方面的另一种实现方
式中，所述神经模拟电路包括所述第一神经元电路和所述第二神经元电路在
内的多个神经元电路，所述神经模拟电路还包括所述突触电路在内的多个突
触电路，所述神经模拟电路中的所述多个神经元电路通过所述多个突触电路
连接，形成神经网络。
结合第一方面或其上述实现方式的任一种，在第一方面的另一种实现方
式中，所述第一神经元电路还包括：控制端Ictrl，所述控制端Ictrl与所述第一
电路的第一端相连，用于向所述电容C1输入电流。
结合第一方面或其上述实现方式的任一种，在第一方面的另一种实现方
式中，所述第一电路包括：开关管T3，所述开关管T3的输入端与所述第一
神经元电路的输入端Vin相连，所述开关管T3的输出端与所述电容C1的第
一端相连；反相器N1，所述反相器N1的输入端与所述第一神经元电路的输
出端Vout相连，所述反相器N1的输出端与所述开关管T3的控制端相连。
结合第一方面或其上述实现方式的任一种，在第一方面的另一种实现方
式中，所述第二电路包括：反相器N2，所述反相器N2的输入端与所述电容
C1的第一端相连；反相器N3，所述反相器N3的输入端与所述反相器N2
的输出端相连，所述反相器N3的输出端与所述第一神经元电路的输出端Vout
相连，所述电压阈值为所述反相器N2的导通阈值和所述反相器N3的导通
阈值中的较大值。
本发明实施例中，第一神经元电路的输入端为电容C1充电，当电容C1
两端电压超过电压阈值时，第二电路导通，使得第一神经元电路的输出端
Vout从低电平升为高电平，也就是说，当输入的电流使得电容C1两端电压
超过电压阈值之后，神经元电路的输出端才会对输入端的输入产生响应，相
当于利用电容C1充当膜电容的角色，模拟了膜细胞的阈值特性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中
所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本
发明的一些实施例的附图。
图1是现有技术中的神经模拟电路的示意性电路图。
图2是本发明实施例的神经模拟电路的示意性电路图。
图3是电容C1电压与第一神经元电路输出电压的关系图。
图4是控制端Ictrl的电流与第一神经元电路输出的脉冲信号的频率关系
图。
图5是本发明实施例的神经模拟电路的示意性电路图。
图6是本发明实施例的神经模拟电路的示意性电路图。
图7是本发明实施例的神经模拟电路的示意性电路图。
图8是本发明实施例的神经元电路之间的连接方式的示例图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行
清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不
是全部实施例。
图2是本发明实施例的神经模拟电路的示意性电路图。图2中的神经模
拟电路20包括第一神经元电路21，第一神经元电路21可以通过忆阻器ME
与第二神经元电路相连，并在第一神经元电路21和第二神经元电路之间传
递信号，第一神经元电路21包括：
第一电路22，第一电路22的第一端与第一神经元电路21的输入端Vin
相连，第一电路22的第二端与第一神经元电路21的输出端Vout相连，第一
电路22在第一神经元电路21的输出端Vout为低电平时处于导通状态，在第
一神经元电路21的输出端Vout为高电平时处于截止状态；
电容C1，电容C1的第一端与第一电路22的第三端相连，电容C1的第
二端与地相连；
第二电路23，第二电路23的输入端与第一电路22的第三端相连，第二
电路23的输出端与第一神经元电路21的输出端Vout相连，第二电路23用
于在电容C1的第一端的电压低于预设的电压阈值时处于截止状态，在电容
C1的第一端的电压高于电压阈值时处于导通状态，且在第二电路23导通后，
所述第一神经元电路21的输出端Vout从低电平升为高电平；
开关管T1，开关管T1的输入端与第一电路22的第三端相连，开关管
T1的输出端与地相连，开关管T1的控制端与第一神经元电路21的输出端
Vout相连，且开关管T1在第一神经元电路21的输出端Vout为高电平时导通，
在第一神经元电路21的输出端Vout为低电平时截止。
本发明实施例中，第一神经元电路21的输入端引入输入电流，为电容
C1充电，当电容C1两端电压超过电压阈值时，第二电路23导通，使得第
一神经元电路21的输出端Vout从低电平升为高电平，也就是说，当输入的
电流使得电容C1两端电压超过电压阈值之后，神经元电路的输出端才会对
输入端的输入产生响应，相当于利用电容C1充当膜电容的角色，模拟了膜
细胞的阈值特性；当第一神经元电路21的输出端Vout变为高电平时，第一
电路22截止，进入不应期(生物学上指生物对某一刺激发生反应后，在一
定时间内，即使再给予刺激，也不发生反应。在此处指输入已经使输出变成
高电平，第一电路22截断后输出第一神经元电路21不再受到输入的影响)。
此外，当第一神经元电路21的输出端Vout变为高电平时，开关管T1导
通，电容C1对地放电，使得电容C1两端电压降低，当电容C1两端电压低
于第二电路23设定的电压阈值时，第二电路23截断，第一神经元电路21
的输出端Vout变为低电平，重复上述过程，第一神经元电路21的输出端Vout
就能够以一定的频率输出高低电平交错的脉冲信号。图3示出了电容C1两
端电压(Vcap)和第一神经元电路21的输出端Vout输出的电压的关系，从图
3可以看出，第一神经元电路21的输出端Vout随着电容C1的充放电，以一
定频率向外输出脉冲信号。
应理解，本发明实施例对第一电路22的具体结构不作限定，例如，第
一电路22可以包括开关管Q，该开关管Q的输入端与第一神经元电路21
的输入端Vin相连，该开关管Q的输出端与电容C1的第一端相连，该开关
管Q的控制端与第一神经元电路21的输入端Vout相连，当第一神经元电路
21的输出端Vout为低电平时，开关管Q导通，当第一神经元电路21的输出
端Vout为高电平时，开关管Q截止。
或者，第一电路22可包括：开关管T3，开关管T3的输入端与第一神
经元电路21的输入端Vin相连，开关管T3的输出端与电容C1的第一端相
连；反相器N1，反相器N1的输入端与第一神经元电路21的输出端Vout相
连，反相器N1的输出端与开关管T3的控制端相连。也就是说，开关管T3
的控制端为高电平时开关管T3截止，开关管T3的控制端为低电平时开关管
T3导通，但由于有反相器N1的存在，当第一神经元电路21的输出端Vout
为高电平时，开关管T3的控制端实际上输入的是低电平，开关管T3截止；
当第一神经元电路21的输出端Vout为低电平时，开关管T3的控制端实际上
输入的是高电平，开关管T3导通。
应理解，本发明实施例对第二电路23的具体结构不作限定，例如，第
二电路23可包括：反相器N2，反相器N2的输入端与电容C1的第一端相
连；反相器N3，反相器N3的输入端与反相器N2的输出端相连，反相器
N3的输出端与第一神经元电路21的输出端Vout相连，电压阈值为反相器
N2的导通阈值和反相器N3的导通阈值中的较大值(可以选择相同规格的反
相器N2和反相器N3，使它们的电压阈值相同)。也就是说，可以利用反相
器的阈值特性实现上述电压阈值的设定，之所以采用两个反相器是为了维持
电路保持电容C1的第一端与第一神经元电路21的输出端Vout的高低电平一
致(即两次反向相当于不变)，采用两个反相器实现电路的电压阈值特性的
电路结构简单，但需要说明的是，能够实现阈值电路功能的电路很多，以上
仅仅是举例说明，实际中还可以使用其他能够实现电路的电压阈值特性的电
路作为第二电路23。
应理解，第一神经元电路21输出的高电平和低电平可以是相对于预先
设置的电压阈值而言的，即该高电平高于该电压阈值，低电平低于该电压阈
值。
可选地，作为一个实施例，第一神经元电路21还可包括：控制端Ictrl，
控制端Ictrl与第一电路22的第一端相连，用于向电容C1输入电流。如图2
所示，控制端Ictrl输入的电流能够为电容C1充电，通过改变控制端Ictrl输入
的电流的大小，能够改变电容C1的充电速度，而电容C1的充电速度的改
变会导致第一神经元电路21的输出端的脉冲信号的频率的改变。具体地，
图4示出了控制端Ictrl的电流大小和第一神经元电路21的输出端Vout输出的
脉冲信号频率的关系，从图4可以看出，二者之间近似线性关系，而且脉冲
信号频率随着控制端Ictrl电流的增大而增大。
应理解，第一神经元电路21可以通过突触电路与其他神经元电路相连，
该突触电路可以是一个忆阻器，或者包含忆阻器的结构，从而当第一神经元
电路21与其他神经元电路传递信号时，忆阻器通过改变自身阻值，能够改
变相邻神经元电路的相关性，从而实现神经细胞的模拟。可选地，作为一个
实施例，如图8所示，本发明实施例中的神经元电路(例如，第一神经元电
路和第二神经元电路)之间可以采用如图8所示的方式连接，即直接通过忆
阻器连接。当然，第一神经元电路还可以通过如图5所示的包含忆阻器的突
触电路与第二神经元相连，下面结合图5进行详细描述。
可选地，作为一个实施例，如图5所示，神经模拟电路20还可包括突
触电路24，突触电路24可与第一神经元电路21的输入端Vin相连，突触电
路24可包括：开关管M，开关管M的输入端与电源Vcc相连，开关管M的
控制端用于接收第二神经元电路的输出信号；忆阻器ME，忆阻器ME的输
入端与开关管M的输出端相连，忆阻器ME的输出端与第一神经元电路21
的输入端Vin相连；开关管Ms，开关管Ms的输入端与开关管M的输出端
相连，开关管Ms的输出端与地相连，开关管Ms的控制端与第一神经元电
路21的输出端Vout相连，且开关管Ms在第一神经元电路的输出端Vout为高
电平时导通，在第一神经元电路的输出端Vout为低电平时截止；第一神经元
电路21还可包括：开关管T2，开关管T2的输入端与电源Vpull相连，开关
管T2的输出端与第一神经元电路21的输入端Vin相连，开关管T2的控制
端与第一神经元电路21的输出端Vout相连，其中，在第一神经元电路的输
出端Vout为高电平时，开关管T2和开关管Ms导通，电源Vpull输出的电流
从第一神经元电路的输入端Vin流出，经过忆阻器ME和开关管Ms流向地，
使得忆阻器ME的阻值增大。
应理解，本发明实施例中，突触电路24设置在第一神经元电路21的前
端，与第一神经元电路21的输入端Vin相连，当开关管M的控制端接收到
其他神经元电路输出的高电平时，开关管M导通，电源Vcc流出的电流正向
通过忆阻器ME，使得忆阻器ME的阻值减少，能够模拟生物的记忆过程；
当第一神经元电路输出高电平时，会反向控制开关管Ms导通，电源Vcc流
出的电流经过开关管Ms流向地，而从Vpull流出的电流反向经过忆阻器ME
和开关管Ms流向地，忆阻器ME的阻值增大，能够模拟生物的遗忘过程。
本发明实施例的神经模拟电路，既能模拟人的学习记忆过程，也能模拟
生物的记忆过程，还能模拟生物的遗忘过程，提高了神经模拟电路的智能特
性。
可选地，作为一个实施例，神经模拟电路20还可包括第二神经元电路
25，第二神经元电路25可与第一神经元电路21具有相同结构，第二神经元
电路25的输出端可与突触电路24中的开关管M的控制端相连，第二神经
元电路25可作为前神经元电路，通过突触电路24向作为后神经元电路的第
一神经元电路21传递第二神经元电路25的输出端产生的信号。
应理解，本发明实施例中的第二神经元电路25通过突触电路24与第一
神经元电路21相连，此时，第二神经元电路25相当于前神经元电路，第二
神经元电路21相当于后神经元电路，突触电路24中的忆阻器的阻值大小可
表征该前神经元电路和后神经元电路之间的相关性。当前神经元电路向后神
经元电路传输信号时，突触电路24中的忆阻器ME的阻值减小，前后神经
元电路的相关性增大，相当于模拟人的记忆过程；当后神经元电路从Vpull
端流出反向电流时，忆阻器ME的阻值增大，前后神经元电路的相关性减小，
相当于模拟人的遗忘过程。
进一步地，神经模拟电路20还可包括第一神经元电路21和第二神经元
电路25在内的多个神经元电路，神经模拟电路20还可包括突触电路24在
内的多个突触电路，神经模拟电路20中的多个神经元电路通过多个突触电
路连接，形成神经网络。
具体地，参见图6，在图6中，前神经元电路和后神经元电路均可以是
如图2所示的神经元电路。从图6可以看出，由于前神经元电路和后神经元
电路的结构相同，可以在前后神经元电路结构的基础上继续连接其他突触了
神经元电路，将神经模拟电路扩展成神经网络。具体地，图7示出了本发明
实施例的神经模拟电路的一种可能的结构。在图7所示的神经模拟电路中，
前神经元电路和后神经元电路均可以是如图2所示的神经元电路。从图7可
以看出，本发明实施例的神经元电路和突触电路不但能够顺次连接(例如，
多个神经元电路和突触电路交错首尾相连)，还能够并行排布(例如，多个
前神经元电路通过各自的突触与一个相同的后神经元电路连接)。因此，本
发明实施例中的神经模拟电路具有很强的可扩展性，能够根据实际的需要形
成各种形式的复杂的神经网络。相比而言，在如图1所示的现有技术的神经
模拟电路中，由于忆阻器连接的是神经元电路的M端，而神经元电路的P
端连接的是激励信号，不能连接新的突触，导致神经模拟电路的可扩展性差。
应理解，本发明实施例的开关管可以是但不限于金属氧化物半导体
(Metal Oxide Semiconductor，MOSFET)、绝缘栅双极型晶体管(Insulated
Gate Bipolar Transistor，IGBT)、集成门极换流晶闸管(Integrated Gate
Commutated Thyristors，IGCT)或可控硅整流器(Silicon Controlled Rectifier，
SCR)等功率器件或上述不同功率器件的任意组合形式。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和
方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示
意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可
以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个
系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间
的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合
或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作
为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，
或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或
者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元
中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一
个单元中。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限
于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易
想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护
范围应所述以权利要求的保护范围为准。