纠错电路、半导体存储器装置及其控制方法本申请要求于2015年6月29日提交到韩国知识产权局的第10-2015-0091943号韩
国专利申请的优先权，所述申请的内容整体以引用方式合并与此。
技术领域
本公开涉及半导体存储器装置的纠错电路、包括所述纠错电路的半导体存储器装
置和存储器系统。
背景技术
半导体存储器装置可被分成诸如闪速存储器装置的非易失性存储器装置以及诸
如DRAM的易失性存储器装置。DRAM的高速操作和成本使得DRAM可用于系统存储器。当存储
器驱动的规模(scale)减小时存储器错误可增加。
发明内容
根据本发明构思的实施例可提供芯片内纠错电路和相关的半导体存储器装置/存
储器系统的特性。依据这些实施例，一种操作半导体存储器装置的方法可包括在包括在半
导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一
个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有
所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定
奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来纠正。
在根据本发明构思的一些实施例中，一种在半导体存储器装置中使用纠错码
(ECC)的纠错电路可包括第一寄存器，该第一寄存器可被构造为在代码验证模式下存储包
括至少一个预定差错比特的第一差错向量。ECC引擎可被构造为在代码验证模式下接收第
一差错向量并且基于预定重置奇偶校验数据对第一差错向量执行ECC解码，并且生成校验
子(syndrome)数据。数据纠正器电路可被构造为基于校验子数据选择性地纠正第一差错向
量中的所述至少一个预定差错比特，并且输出指示ECC的能力的第二差错向量。
在根据本发明构思的一些实施例中，一种半导体存储器装置可包括存储器单元阵
列和纠错电路，该纠错电路可被构造为在正常模式下基于从存储器单元阵列读取的数据执
行纠错码(ECC)解码。控制逻辑电路可被构造为控制对存储器单元阵列的存取并且被构造
为响应于来自外部装置的命令而控制纠错电路，其中，纠错电路可被构造为：当所述命令指
示测试纠错电路中实现的ECC的代码验证模式并且从外部装置提供的第一差错向量包括至
少一个预定差错比特时对第一差错向量执行ECC解码并且被构造为输出指示ECC解码的结
果的第二差错向量。
在根据本发明构思的一些实施例中，一种控制半导体存储器装置的方法可包括：
在包括在半导体存储器装置中的纠错码ECC引擎处从存储器控制器接收数据，所述数据包
括至少一个差错；在ECC引擎处接收奇偶校验，所述奇偶校验被构造为与没有所述至少一个
差错的数据对应；利用包括所述至少一个差错的数据和所述奇偶校验来确定数据中的差错
的数量是否能够通过ECC引擎来纠正。
附图说明
图1是示出根据示例实施例的电子系统的框图。
图2是示出根据示例实施例的图1所示的存储器系统的框图。
图3是示出根据示例实施例的图2所示的半导体存储器装置的框图。
图4A至图4E是根据示例实施例的图3所示的存储器单元的示例的电路图。
图5示出根据示例实施例的图3所示的存储器单元的示例。
图6A和图6B示出根据写到图5所示的MTJ元件的数据的磁化方向。
图7示出根据示例实施例的图3的半导体存储器装置的一部分。
图8示出根据示例实施例的图3所示的纠错电路。
图9示出根据示例实施例的图8所示的纠错电路中的奇偶校验选择器。
图10示出根据示例实施例的图8所示的纠错电路中的纠错码(ECC)引擎。
图11示出根据示例实施例的图10所示的ECC引擎中的校验子(syndrome)生成器。
图12示出根据示例实施例的图8所示的纠错电路中的数据纠正器。
图13示出执行代码验证模式的写操作的图3所示的纠错电路。
图14示出执行代码验证模式的读操作的图3所示的纠错电路。
图15A示出输入至纠错电路的第一错误向量的示例。
图15B示出在代码验证模式下分别从纠错电路输出的第二错误向量的示例。
图16A示出输入至纠错电路的第一错误向量的示例。
图16B示出在代码验证模式下分别从纠错电路输出的第二错误向量的示例。
图17A示出输入至纠错电路的第一错误向量的示例。
图17B示出在代码验证模式下分别从纠错电路输出的第二错误向量的示例。
图18是示出在根据示例实施例的半导体存储器装置中实现的纠错码的验证方法
的流程图。
图19是示出根据示例实施例的半导体存储器装置的结构图。
图20示出根据示例实施例的包括半导体存储器装置的存储器系统。
图21是示出根据至少一个示例实施例的包括半导体存储器装置的存储器系统的
框图。
图22是示出根据示例实施例的包括半导体存储器装置的计算系统的框图。
图23是示出根据示例实施例的包括半导体存储器装置的计算系统的框图。
具体实施方式
以下参照附图描述示出了本发明构思的示例性实施例的本发明构思。本发明构思
及其实现方法的优点和特征将从将参照附图更详细地描述的以下示例性实施例而显而易
见。然而，应该注意的是，本发明构思不限于以下示例性实施例，而是可按照各种形式来实
现。因此，提供示例性实施例仅是为了公开本发明构思并且使得本领域技术人员了解本发
明构思的类别。在附图中，本发明构思的实施例不限于本文所提供的具体示例，为了清晰被
夸大。
本文所使用的术语仅是为了描述具体实施例，并非意在限制本发明。如本文所用，
除非上下文另外清楚地指示，单数术语意在也包括复数形式。如本文所用，术语“和/或”包
括一个或更多个关联所列项的任何和所有组合。将理解，当元件被称作“连接”或“结合”至
另一元件时，它可直接连接或结合至所述另一元件，或者可存在中间元件。
类似地，将理解，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，它可
直接在所述另一元件上，或者可存在中间元件。相比之下，术语“直接”意指不存在中间元
件。还将理解，术语“包括”当用在本文中时指明存在所提的特征、整体、步骤、操作、元件和/
或组件，但是不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在
或添加。
还将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件
不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本发
明的教导的情况下，一些实施例中的第一元件在其它实施例中可被称为第二元件。本文所
说明和示出的本发明构思的各方面的示例性实施例包括其互补方。贯穿说明书，相同的参
考标号或相同的参考指示符表示相同的元件。
此外，本文中参照作为理想化的示例图的横截面图和/或平面图来描述示例性实
施例。因此，由于例如制造技术和/或公差而导致的示图形状的变化是意料中的。因此，示例
性实施例不应被解释为限于本文所示的区域的形状，而是包括由例如制造导致的形状偏
差。例如，被示出为矩形的蚀刻区域通常将具有圆形或弯曲特征。因此，图中所示的区域本
质上是示意性的，其形状并非意在示出装置的区域的实际形状，也非意在限制示例实施例
的范围。
精细特征半导体制造技术的发展已增加了半导体存储器装置的存储器容量。由于
容量的增加，还增加了缺陷单元和脆弱单元的问题。缺陷单元可能由于硬件缺陷而没有正
确地存储数据。例如，缺陷单元可以是由于在制造工艺期间生成的缺陷而没有正确操作的
存储器单元，例如，断开或“短路”的存储器单元。相比之下，脆弱单元是软件缺陷。即，脆弱
单元是在特定电压条件或者特定操作时序下有缺陷的存储器单元。脆弱单元的示例包括在
其特性方面劣化(例如，刷新持续时间段缩短、单元写性能下降或者保留时间(retention
time)变化等)的单元。
为了提供期望的制造率，“不合格”存储器单元可通过用正确操作的冗余存储器单
元替换它们来修复。然而，由于缺陷存储器单元的数量增加，仅利用冗余修复操作无法实现
充足的产率。特别是，单比特差错的数量已增加至成为进一步提高制造产率的主要障碍。因
此，已知在动态随机存取存储器(DRAM)中通过应用纠错码(ECC)操作以及冗余修复操作来
修复差错比特的方法。
ECC操作提供检测和纠正在数据的写/读期间(或者在数据已被存储的同时)发生
的差错的ECC功能。为了提供数据完整性，DRAM可采用ECC电路。例如，ECC电路可执行使用一
组奇偶校验比特来检测和纠正的ECC操作。
图1是示出根据示例实施例的电子系统的框图。
参照图1，电子系统10可包括主机15和存储器系统20。存储器系统20可包括存储器
控制器100和多个半导体存储器装置200a～200n(n是大于2的整数)。
主机15可通过各种接口协议(诸如，外围组件快速互连(PCI-E)、高级技术附件
(ATA)、串行ATA(SATA)、并行ATA(PATA)或者串行附接SCSI(SAS))来与存储器系统20通信。
另外，主机15还可通过接口协议(诸如，通用串行总线(USB)、多媒体卡(MMC)、增强小盘接口
(ESDI)或者集成驱动电子设备(IDE))来与存储器系统20通信。
存储器控制器100可控制存储器系统20的总体操作。存储器控制器100可控制主机
15与多个半导体存储器装置200a～200n之间的总体数据交换。例如，存储器控制器100可响
应于来自主机20的请求，将数据写入到多个半导体存储器装置200a～200n中或者从多个半
导体存储器装置200a～200n读取数据。
另外，存储器控制器100可向多个半导体存储器装置200a～200n发出命令以控制
所述多个半导体存储器装置200a～200n。
在一些实施例中，多个半导体存储器装置200a～200n中的每一个半导体存储器装
置可以是包括电阻型存储器单元诸如，磁阻式随机存取存储器(MRAM)、电阻式随机存取存
储器(RRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FRAM)等)的存储器装置
(。在其它示例实施例中，多个半导体存储器装置200a～200n中的每一个半导体存储器装置
可以是包括诸如动态随机接入存储器(DRAM)的动态存储器单元的存储器装置。
MRAM是基于磁阻的非易失性存储器。MRAM在许多方面不同于易失性RAM。例如，由
于MRAM是非易失性的，所以即使向MRAM的供电关闭时，MRAM也可保持所有存储的数据。
尽管非易失性RAM通常比易失性RAM慢，但是MRAM的读和写响应时间与易失性RAM
的读和写响应时间相当。与将数据存储为电荷的传统RAM不同，MRAM利用磁阻(或磁阻式)元
件来存储数据。通常，磁阻元件由两个磁层制成，各个磁层具有磁化。
MRAM是利用包括两个磁层以及布置在这两个磁层之间的绝缘膜的磁隧道结图案
(magnetic tunnel junction pattern)，来读取和写入数据的非易失性存储器装置。磁隧
道结图案的电阻值可根据每个磁层的磁化方向而变化。MRAM可利用电阻值的变化来对数据
进行编程或移除。
利用自旋转移磁矩(STT)现象的MRAM使用这样的方法：当自旋极化电流在一个方
向流动时，磁层的磁化方向由于电子的自旋转移而改变。一个磁层(例如，钉扎层)的磁化方
向可被固定，另一磁层(例如，自由层)的磁化方向可根据通过编程电流生成的磁场而变化。
编程电流的磁场可将两个磁层的磁化方向布置成平行或逆平行的。在至少一个示
例实施例中，如果两个磁层的磁化方向为平行，则两个磁层之间的电阻处于低(“0”)状态。
如果两个磁层的磁化方向是逆平行的，则两个磁层之间的电阻处于(“1”)状态。自由层的磁
化方向的切换以及两个磁层之间的电阻的高状态或低状态导致MRAM的写操作和读操作。
尽管MRAM是非易失性的并且提供快速响应时间，但是MRAM单元具有有限尺度，并
且由于为了在MRAM的磁层之间的电阻的高状态与低状态的切换而施加的编程电流通常较
高，所以对写扰动敏感。因此，当多个单元被排列在MRAM阵列中时，施加于一个存储器单元
的编程电流可能改变相邻单元的自由层的磁场(例如，写扰动)。可利用STT现象来减轻(或
者另选地，防止)这种写扰动。典型的STT-MRAM可包括磁隧道结(MTJ)，这种MTJ是包括两个
磁层(例如，钉扎层和自由层)以及布置在这两个磁层之间的绝缘层的磁阻式数据存储装
置。
编程电流通常流过MTJ。钉扎层使编程电流的电子自旋极化，并且随着自旋极化的
电子电流穿过MTJ，生成磁矩。自旋极化的电子电流在与自由层相互作用的同时对自由层施
加磁矩。当穿过MTJ的自旋极化的电子电流的磁矩大于阈值切换电流密度时，由自旋极化的
电子电流施加的磁矩足以切换自由层的磁化方向。因此，自由层的磁化方向可与钉扎层平
行或逆平行，并且MTJ中的电阻状态改变。
STT-MRAM去除针对用于切换磁阻装置中的自由层的自旋极化的电子电流的外部
磁场的需求。另外，随着单元尺寸减小以及编程电流的减小，STT-MRAM改进了规模，并且减
轻(或者另选地，防止)写扰动。另外，STT-MRAM可具有高隧道磁阻比，这通过允许高状态和
低状态之间的高比率改进了磁畴中的读操作。
MRAM是全面的存储器装置，其成本低并且具有高容量(类似动态随机存取存储器
(DRAM))，高速操作(类似静态随机存取存储器(SRAM))，并且是非易失性的(类似闪速存储
器)。
图2是示出图1所示的存储器系统的框图。
在图2中，为了方便，仅示出与存储器控制器100通信的一个半导体存储器装置
200a。然而，本文所讨论的与半导体存储器装置200a有关的细节可同样应用于其它半导体
存储器装置200b～200n。
参照图2，存储器系统20可包括存储器控制器100和半导体存储器装置200a。存储
器控制器100和半导体存储器装置200a中的每一个可形成为单独的半导体芯片或者形成为
单独的一组芯片(例如，存储器控制器100和半导体存储器装置200a可被封装在一起)。存储
器控制器100和半导体存储器装置200a可通过对应命令引脚101和201、对应地址引脚102和
202以及对应数据引脚103和203来彼此连接。命令引脚101和201可经由命令传输线TL1传输
命令信号CMD，地址引脚102和202可经由地址传输线TL2传输地址信号ADDR，数据引脚103和
203可经由数据传输线TL3在正常模式下交换主数据MD，或者可在代码验证模式下交换包括
至少一个差错比特的差错向量EV。
半导体存储器装置200a可包括存储主数据MD的存储器单元阵列(MCA)300和纠错
电路400。存储器控制器100可包括决策电路120，该决策电路120基于差错向量EV确定纠错
电路400中实现的纠错码(ECC)的特性。纠错电路400可在正常模式下对主数据MD执行ECC编
码和ECC解码，并且可在代码验证模式下基于存储在其中的重置奇偶校验数据对差错向量
EV执行ECC解码。
图3是示出根据示例实施例的图2所示的半导体存储器装置的框图。
参照图3，半导体存储器装置200a可包括控制逻辑(或控制逻辑电路)210、地址寄
存器220、库(bank)控制逻辑230、刷新计数器297、行地址多路转接器240、列地址锁存器
250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、输入/输出(I/
O)选通电路290、纠错电路400和数据输入/输出(I/O)缓冲器299。
存储器单元阵列300可包括第一库阵列310至第四库阵列340。行解码器260可包括
分别结合至第一库阵列310至第四库阵列340的第一库行解码器260a至第四库行解码器
260d，列解码器270可包括分别结合至第一库阵列310至第四库阵列340的第一库列解码器
270a至第四库列解码器270d，感测放大器单元285可包括分别结合至第一库阵列310至第四
库阵列340的第一库感测放大器285a至第四库感测放大器285d。第一库阵列310至第四库阵
列340中的每一个库阵列可包括多个存储器单元MC，每个存储器单元MC结合至对应字元线
WL和对应位线BTL。第一库阵列310至第四库阵列340、第一库行解码器260a至第四库行解码
器260d、第一库列解码器270a至第四库列解码器270d和第一库感测放大器285a至第四库感
测放大器280d可形成第一库至第四库。尽管图3所示的半导体存储器装置200a示出四个库，
但是半导体存储器装置200a可包括更多或更少数量的库。
地址寄存器220可从存储器控制器100接收包括库地址BANK_ADDR、行地址ROW_
ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可将所接收的库地址BANK_ADDR提供给
库控制逻辑230，可将所接收的行地址ROW_ADDR提供给行地址多路转接器240，可将所接收
的列地址COL_ADDR提供给列地址锁存器250。
库控制逻辑230可响应于库地址BANK_ADDR而生成库控制信号。第一库行解码器
260a至第四库行解码器260d中与库地址BANK_ADDR对应的一个库行解码器可响应于库控制
信号而被激活，第一库列解码器270a至第四库列解码器270d中的与库地址BANK_ADDR对应
的一个库列解码器可响应于库控制信号而被激活。
当半导体存储器装置200a是DRAM时，可包括刷新计数器297。刷新计数器297可在
控制逻辑210的控制下生成用于刷新存储器单元阵列300中的存储器单元行的刷新行地址
REF_ADDR。当半导体存储器装置200a是MRAM或者不需要刷新操作的另一技术时，刷新计数
器297可不存在。
行地址多路转接器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计
数器297接收刷新行地址REF_ADDR。行地址多路转接器240可选择性地输出行地址ROW_ADDR
或刷新行地址REF_ADDR作为行地址RA。从行地址多路转接器240输出的行地址RA可被施加
到第一库行解码器260a至第四库行解码器260d。
第一库行解码器260a至第四库行解码器260d中的激活的一个库行解码器可对从
行地址多路转接器240输出的行地址RA进行解码，并且可激活与该行地址RA对应的字线。例
如，激活的库行解码器可将字线驱动电压施加到与行地址RA对应的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可临时存储所接
收的列地址COL_ADDR。在一些实施例中，在突发模式(burst mode)下，列地址锁存器250可
生成从所接收的列地址COL_ADDR开始递增的列地址。列地址锁存器250可将临时存储或生
成的列地址施加到第一库列解码器270a至第四库列解码器270d。
第一库列解码器270a至第四库列解码器270d中的激活的一个库列解码器可对从
列地址锁存器250输出的列地址COL_ADDR进行解码，并且可控制I/O选通电路290以便输出
与列地址COL_ADDR对应的数据。
I/O选通电路290可包括用于选通输入/输出数据的电路。I/O选通电路290还可包
括用于存储从第一库阵列310至第四库阵列340输出的数据的读数据锁存器以及用于将数
据写入到第一库阵列310至第四库阵列340的写驱动器。
从第一库阵列310至第四库阵列340中的一个库阵列读取的码字CW可被感测放大
器(其中，该感测放大器结合到将读取数据的所述一个库阵列)感测，并且可被存储在读取
的数据锁存器中。存储在读取的数据锁存器中的码字CW可经由纠错电路400和数据I/O缓冲
器299被提供给存储器控制器100。将被写入到第一库阵列310至第四库阵列340中的一个库
阵列中的主数据MD可从存储器控制器100提供给数据I/O缓冲器299。提供给数据I/O缓冲器
299的主数据MD被纠错电路400编码以从纠错电路400提供码字CW。写驱动器可将码字CW写
入到第一库阵列310至第四库阵列340中的所选择的库阵列中。
数据I/O缓冲器299在代码验证模式下从存储器控制器100接收差错向量EV，将差
错向量EV提供给纠错电路400。数据I/O缓冲器299在正常模式的写操作中向纠错电路400提
供来自存储器控制器100的主数据MD，在正常模式的读操作中向存储器控制器100提供来自
纠错电路400的主数据MD。在根据本发明构思的一些实施例中，可在存储器控制器100的控
制下在存储器装置内生成差错向量EV。
纠错电路400在用于验证实现于其中的ECC的代码验证模式下对差错向量EV执行
ECC解码，并且可通过数据I/O缓冲器299向存储器控制器100提供指示ECC解码的结果的差
错向量EV。
在正常模式的写操作中，纠错电路400可基于来自数据I/O缓冲器299的主数据MD
生成奇偶校验数据，并且可向I/O选通电路290提供包括主数据MD和奇偶校验数据的码字
CW。I/O选通电路290可将码字CW写入到存储器单元阵列300的目标页。另外，在正常模式的
读操作中，纠错电路400可从I/O选通电路290接收从存储器单元阵列300的目标页读取的码
字CW。纠错电路400可基于码字CW中的奇偶校验数据对主数据MD执行ECC解码，可纠正主数
据MD中的单个位差错并且可将经纠正的主数据提供给数据I/O缓冲器299。
控制逻辑210可控制半导体存储器装置200a的操作。例如，控制逻辑210可生成用
于半导体存储器装置200a的控制信号以便执行写操作或读操作。控制逻辑210可包括对从
存储器控制器100接收的命令CMD进行解码的命令解码器211以及设定半导体存储器装置
200a的操作模式的模式寄存器212。
例如，命令解码器211可通过对写使能信号(/WE)、行地址选通信号(/RAS)、列地址
选通信号(/CAS)、芯片选择信号(/CS)等进行解码来生成与命令CMD对应的控制信号。控制
逻辑210可通过对命令CMD进行解码来生成用于控制I/O选通电路290的第一控制信号CTL1
以及用于控制纠错电路400的第二控制信号CTL2。
图4A至图4E是根据示例实施例的图3所示的存储器单元的示例的电路图。
图4A至图4D示出利用电阻型存储器单元实现的存储器单元MC，图4E示出利用动态
存储器单元实现的存储器单元MC。
图4A示出没有选择元件的电阻型存储器单元，而图4B至图4D示出各自包括选择元
件的电阻型存储器单元。
参照图4A，存储器单元MC可包括连接至位线BTL和字线WL的电阻元件RE。这种具有
不包含选择元件的结构的电阻式存储器单元可通过施加在位线BL与字线WL之间的电压来
存储数据。
参照图4B，存储器单元MC可包括电阻元件RE和二极管D。电阻元件RE可包括用于数
据存储的电阻材料。二极管D可以是根据字线WL和位线BTL的偏压向电阻元件RE供应电流或
者切断向电阻元件RE的电流供应的选择元件(或开关元件)。二极管D可结合在电阻元件RE
与字线WL之间，电阻元件RE可结合在位线BTL与二极管D之间。二极管D和电阻元件RE的位置
可互换。二极管D可通过字线电压而导通或截止。因此，在恒定电平或更高的电压被供应给
未选择的字线WL时，电阻式存储器单元不会被驱动。
参照图4C，存储器单元MC可包括电阻元件RE和双向二极管BD。电阻元件R可包括用
于数据存储的电阻材料。双向二极管BD可结合在电阻元件RE和字线WL之间，电阻元件RE可
结合在位线BTL和双向二极管BD之间。双向二极管BD和电阻元件RE的位置可互换。双向二极
管BD可阻挡流向未选择的半导体存储器单元的漏电流。
参照图4D，存储器单元MC可包括电阻元件RE和晶体管CT。晶体管CT可以是根据字
线WL的电压向电阻元件RE供应电流或者切断向电阻元件RE的电流供应的选择元件(或开关
元件)。晶体管CT可结合在电阻元件RE和字线WL之间，电阻元件RE可结合在位线BTL和晶体
管CT之间。晶体管CT和电阻元件RE的位置可互换。半导体存储器单元可根据通过字线WL驱
动的晶体管CT是导通还是截止，而被选择或不被选择。
参照图4E，存储器单元MC可包括单元电容器CC和晶体管CT。晶体管CT可以是根据
字线WL的电压将单元电容器CC连接到位线BTL/将单元电容器CC从位线BTL断开的选择元件
(或开关元件)。晶体管CT可结合在单元电容器CC、字线WL和位线BTL之间，单元电容器CC可
结合在晶体管CT与板极电压之间。
图5示出根据示例实施例的图3所示的存储器单元(被称作STT-MRAM单元)的示例。
参照图5，STT-MRAM单元30可包括MTJ元件40和单元晶体管CT。单元晶体管CT的栅
极连接至字线WL，单元晶体管CT的一个电极通过MTJ 40连接至位线BTL。另外，单元晶体管
CT的另一电极连接至源极线SL。
MTJ元件40可包括自由层41、钉扎层43以及设置在自由层41和钉扎层43之间的阻
挡层42。钉扎层43的磁化方向可固定，自由层41的磁化方向可根据写入数据而与钉扎层43
的磁化方向平行或逆平行。为了固定钉扎层43的磁化方向，例如，还可设置反铁磁层。
为了执行STT-MRAM单元30的写操作，逻辑高电压被施加到字线WL以使单元晶体管
CT导通。编程电流(例如，写电流)被施加到位线BL和源极线SL。写电流的方向由MTJ元件40
的逻辑状态所确定。
为了执行STT-MRAM单元30的读操作，逻辑高电压被施加到字线WL以使单元晶体管
CT导通，并且读电流被供应给位线BL和源极线SL。因此，电压在MTJ元件40的两端产生，被感
测放大器285a检测到，并且与参考电压进行比较以确定MTJ元件40的逻辑状态。因此，可检
测存储在MTJ元件40中的数据。
图6A和图6B示出根据写入到图5所示的MTJ元件的数据的磁化方向。
MTJ元件40的电阻值可根据自由层41的磁化方向而变化。当读电流IR流过MTJ 40
时，数据电压根据MTJ元件40的电阻值而被输出。由于读电流IR远小于写电流，所以自由层
41的磁化方向没有被读电流IR所改变。
参照图6A，MTJ元件40的自由层41的磁化方向和钉扎层43的磁化方向平行。因此，
MTJ元件40可具有低电阻值。在这种情况下，MTJ元件40可读取数据“0”。
参照图6B，MTJ元件40的自由层41的磁化方向和钉扎层43的磁化方向逆平行。因
此，MTJ元件40可具有高电阻值。在这种情况下，MTJ元件40可读取数据“1”。
尽管MTJ元件40的自由层41和钉扎层43为水平磁层，但是示例实施例不限于此，自
由层41和钉扎层43可以是例如垂直磁层。
图7示出根据示例实施例的图3的半导体存储器装置的一部分。
在图7中，示出控制逻辑210、第一库阵列310、I/O选通电路290和纠错电路400。
参照图7，第一库阵列310可包括正常单元阵列NCA和冗余单元阵列RCA。正常单元
阵列NCA可包括多个第一存储器块MB0～MB15(即，311～313)，冗余单元阵列RCA可包括至少
一个第二存储器块314。第一存储器块311～313是确定半导体存储器装置200a的存储器容
量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第
二存储器块314用于修复位于第一存储器块311～313中的“不合格”单元的ECC、数据线修复
和块修复，所以第二存储器块也被称作EDB块。
在第一存储器块311～313中的每一个存储器块中，多个第一存储器单元按照行和
列排列。在第二存储器块314中，多个第二存储器单元按照行和列排列。
在第一存储器块311～313中，行可由例如8K个字线WL形成，列可由例如1K个位线
BTL形成。连接至字线WL和位线BTL的交点的存储器单元可以是动态存储器单元或者电阻型
存储器单元。
I/O选通电路290包括分别连接至第一存储器块311～313和第二存储器块314的多
个开关电路291～294。在半导体存储器装置200a中，与突发长度(BL，其中，BL指示可存取的
列位置的最大数量)的数据对应的位线可被同时存取以支持BL。例如，如果BL被设定为8，则
数据比特可被设定为128比特。
纠错电路400通过对应第一数据线GIO[0:127]和第二数据线EDBIO[0:7]连接至开
关电路291～294。在正常模式的写操作中，纠错电路400对主数据MD执行ECC编码来生成奇
偶校验数据PRT(一起提供136比特的纠正)，并且经由开关电路291～294将包括主数据MD和
奇偶校验数据PRT的码字CW存储在第一存储器块311、312和313和第二存储器块314中。
在正常模式的读操作中，纠错电路400经由开关电路291～294接收存储在第一存
储器块311、312和313和第二存储器块314中的码字CW，并且对主数据MD执行ECC解码。在一
些实施例中，ECC被配置为检测并纠正在读操作期间在码字CW内发现的单比特差错。因此，
ECC电路400可纠正所识别的单比特差错并且将码字的主数据位置传递给存储器控制器
100。另外，在代码验证模式下，纠错电路400存储差错向量EV，基于存储在其中的重置奇偶
校验数据对差错向量EV执行ECC解码，并且输出指示ECC解码的结果的差错向量EV。
控制逻辑210通过对命令CMD进行解码，来向开关电路291～294提供第一控制信号
CTL1并且向纠错电路400提供第二控制信号CTL2。
在正常模式下，响应于第一控制信号CTL1，开关电路291～293将第一存储器块311
～313连接至第一数据线GIO[0:127]并且开关电路294将第二存储器块314连接至第二数据
线EDBIO[0:7]。在正常模式下，纠错电路400响应于第二控制信号CTL2执行ECC解码。
在代码验证模式下，响应于第一控制信号CTL1，开关电路291～293将第一存储器
块311～313与第一数据线GIO[0:127]断开并且开关电路294将第二存储器块314与第二数
据线EDBIO[0:7]断开。
在代码验证模式下，纠错电路400存储差错向量EV，基于存储在其中的重置奇偶校
验数据对差错向量EV执行ECC解码，并且输出指示ECC解码的结果的差错向量EV。
图8示出根据示例实施例的图3所示的纠错电路。
参照图8，纠错电路400可包括多路输出选择器411和412、第一寄存器421、第二寄
存器423、多路转接器431和433、缓冲器单元440、奇偶校验选择器450、ECC引擎460、多路转
接器481和483以及数据纠正器490。
多路输出选择器411和412可构成第一选择电路，多路转接器431和433可构成第二
选择电路，多路转接器481和483可构成第三选择电路。缓冲器单元440可包括缓冲器441～
446。
多路输出选择器411可响应于选择信号SS1而将第一写数据WD1提供给缓冲器441
和多路转接器431或者将第一写数据WD1提供给第一寄存器421。第一写数据WD1在正常模式
下可以是主数据MD的第一部分，而在代码验证模式下可以是第一差错向量或者第一差错向
量的一部分。多路输出选择器412可响应于选择信号SS1而将第二写数据WD2提供给缓冲器
443和多路转接器443或者将第二写数据WD2提供给第二寄存器423。第二写数据WD2在正常
模式下可以是主数据MD的第二部分，而在代码验证模式下可以是第一差错向量的一部分。
在代码验证模式的写操作中，第一寄存器421可存储来自多路输出选择器411的第
一差错向量或者第一差错向量的一部分。在代码验证模式的读操作中，第一寄存器421可响
应于寄存器控制信号RCTL1将第一差错向量或者第一差错向量的所述一部分提供给多路转
接器431。在代码验证模式的读操作中，第二寄存器423可响应于寄存器控制信号RCTL2向多
路转接器433提供来自多路输出选择器412的第一差错向量的所述一部分或者存储在其中
的重置数据。
在半导体存储器装置200a的写操作中，预取的数据的单位小于码字CW的单位。在
这种情况下，第二寄存器423可响应于寄存器控制信号RCTL2向多路转接器433提供来自多
路输出选择器412的第一差错向量的所述一部分或者存储在其中的重置数据。
在正常模式下的写操作中，多路转接器431响应于选择信号SS3向ECC引擎460提供
来自多路输出选择器411的第一写数据WD1。在正常模式下的读操作中，多路转接器431响应
于选择信号SS3向ECC引擎460提供来自缓冲器442的读取的码字。在代码验证模式下，多路
转接器431响应于选择信号SS3向ECC引擎460提供来自第一寄存器421的第一差错向量或第
一差错向量的所述一部分。
在正常模式下的写操作中，多路转接器433响应于选择信号SS3向ECC引擎460提供
来自多路输出选择器411的第二写数据WD2。在正常模式下的读操作中，多路转接器433响应
于选择信号SS3向ECC引擎460提供来自缓冲器444的读取的码字。在代码验证模式下，多路
转接器433响应于选择信号SS3向ECC引擎460提供第一差错向量的所述一部分或者来自第
二寄存器423的重置数据。
缓冲器单元440可响应于缓冲器使能信号BEN而被选择性地启用。缓冲器单元440
在正常模式下可响应于缓冲器使能信号BEN而被启用，而在代码验证模式下可响应于缓冲
器使能信号BEN而被停用。缓冲器441和443可在正常模式的写操作中响应于模式信号MS而
被启用，并且将写数据WD提供给I/O选通电路290。缓冲器442和444可在正常模式的读操作
中响应于模式信号MS而被启用，并且将来自I/O选通电路290的读取的数据提供给多路转接
器481和483。缓冲器445可在正常模式的写操作下响应于模式信号MS而被启用，并且将来自
第二存储器块314的奇偶校验数据PRT提供给奇偶校验选择器450。
奇偶校验选择器450可在正常模式下将来自缓冲器446的奇偶校验数据PRT提供给
ECC引擎460，并且可在代码验证模式下向ECC引擎460提供在其中(通过奇偶校验选择器
450)生成的重置奇偶校验数据。
在正常模式的写操作中，ECC引擎460可对写数据WD执行ECC编码以将奇偶校验数
据PRT提供给缓冲器445。在正常模式的读操作中，ECC引擎460可基于来自奇偶校验选择器
450的奇偶校验数据PRT对来自多路转接器431和433的读数据执行ECC解码以将校验子数据
(syndrome data)SDR提供给数据纠正器490。在代码验证模式下，ECC引擎460可基于来自奇
偶校验选择器450的重置奇偶校验数据对第一差错向量执行ECC解码以向数据纠正器490提
供校验子数据SDR。
多路转接器481在正常模式的读操作中将读取的数据提供给数据纠正器490，并在
代码验证模式下响应于选择信号SS2向数据纠正器490提供来自第一寄存器421的第一差错
向量或者第一差错向量的所述一部分。多路转接器483在代码验证模式下响应于选择信号
SS2向数据纠正器490提供第一差错向量的所述一部分或者来自第二寄存器423的重置数
据。
在正常模式下，数据纠正器490基于来自ECC引擎460的校验子数据SDR来纠正读数
据中的差错以提供纠正的主数据C_MD。在代码验证模式下，数据纠正器490基于来自ECC引
擎460的校验子数据SDR纠正或者不纠正读数据中的差错以提供第二差错向量EV2。
在图8中，选择信号SS1～SS4、缓冲器控制信号RCTL1和RCTL2、缓冲器启用信号BEN
和模式信号MS可被包括在来自图7中的控制逻辑210的第二控制信号CTL中。
代码验证模式是用于验证ECC引擎460中实现的ECC的特性的模式。ECC引擎460中
实现的ECC的特性可根据半导体存储器装置200a的制造而不同。根据示例实施例，在代码验
证模式下，包括至少一个差错比特的第一差错向量被写入到第一寄存器421中，ECC引擎460
对第一差错向量执行ECC解码来生成校验子数据SDR，并且数据纠正器490根据第一差错向
量中的差错的数量在纠正或者不纠正第一差错向量中的至少一个差错比特的情况下输出
第二差错向量EV2。存储器控制器100可基于第二差错向量EV2确定ECC引擎460中实现的ECC
的特性。
例如，假设当ECC引擎460中实现的ECC可纠正单比特差错时，第一差错向量包括第
一差错位和第二差错位(即，2个差错位)。当第二差错向量EV2还可包括通过ECC解码生成的
第三差错比特时，存储器控制器100可基于第三差错比特的位置来确定ECC引擎460中实现
的ECC的特性。
图9示出根据示例实施例的图8所示的纠错电路中的奇偶校验选择器。
参照图9，奇偶校验选择器450包括多路转接器451。
多路转接器451包括从缓冲器446接收奇偶校验数据PRT的第一输入、连接至接地
电压GND的第二输入以及连接至电源电压VDD的第三输入。响应于选择信号SS4，奇偶校验选
择器450在正常模式的读操作中向ECC引擎460提供来自缓冲器446的奇偶校验数据PRT，并
在代码验证模式下向ECC引擎460提供具有第一逻辑电平或第二逻辑电平的重置奇偶校验
数据。重置奇偶校验数据RPRT可具有与差错向量中的至少一个差错比特不同的逻辑电平。
图10示出根据示例实施例的图8所示的纠错电路中的ECC引擎。
参照图10，ECC引擎460可包括奇偶校验生成器461、校验位生成器463和校验子生
成器470。
奇偶校验生成器461可利用异或门阵列基于写数据WD生成奇偶校验数据PRT。
校验位生成器463可在正常模式下基于读取的主数据RMD生成校验位CHB，并且可
基于第一差错向量EV1生成校验位CHB。校验子生成器470可在代码验证模式下基于根据第
一差错向量EV1以及来自奇偶校验选择器450的重置奇偶校验数据RPRT的校验位CHB生成校
验子数据SDR。
图11示出根据示例实施例的图10所示的ECC引擎中的校验子生成器。
在图11中，假设校验位CHB包括8位CB0～CB7，校验子数据SDR包括8位SY0～SY7。
参照图11，校验子生成器470可包括多个异或门471～478。异或门471～478中的每
一个异或门可对校验位CB0～CB7中的对应一个检验位和奇偶校验位PB0～PB7中的对应一
个奇偶校验位执行异或运算来生成校验子SY0～SY7中的对应一个。因此，校验子生成器470
可生成校验子SY0～SY7，校验子SY0～SY7中的每一个可根据校验位CB0～CB7中的对应一个
校验位和奇偶校验位PB0～PB7中的对应一个奇偶校验为是否彼此相同而具有逻辑电平。当
校验位CB不同于奇偶校验位PB0时，对应校验子SY0可具有第一逻辑电平(逻辑高电平)。当
校验位CB与奇偶校验位PB0相同时，对应校验子SY0可具有第二逻辑电平(逻辑低电平)。
图12示出根据示例实施例的图8所示的纠错电路中的数据纠正器。
参照图12，数据纠正器490可包括校验子解码器491、位反相器493以及通过多路转
接器实现的选择电路495。
校验子解码器491可对校验子数据SDR进行解码来生成解码信号DS和选择信号
SS5。解码信号DS可指示至少一个差错比特的位置，选择信号SS5可根据所述至少一个差错
比特的数量而具有逻辑电平。
位反相器493可响应于解码信号DS将所述至少一个差错比特反相。选择电路495可
在正常模式下响应于选择信号SS5而选择读取的主数据RMD和位反相器493的输出中的一个
来提供纠正的主数据C_MD。选择电路495可在代码验证模式下响应于选择信号SS5而选择第
一差错向量EV1和位反相器493的输出中的一个来提供第二差错向量EV2。
当基于校验子数据SDR，读取的主数据RMD或者第一差错向量EV1中的至少一个差
错位的数量超过ECC的纠错能力时，校验子解码器491可输出具有第一逻辑电平的选择信号
SS5。选择电路495可响应于具有第一逻辑电平的选择信号SS5而提供第一差错向量EV1作为
第二差错向量EV2。当基于校验子数据SDR，读取的主数据RMD或者第一差错向量EV1中的至
少一个差错比特的数量在ECC的纠错能力内时，校验子解码器491可输出具有第二逻辑电平
的选择信号SS5。位反相器493可响应于具有第一逻辑电平的解码信号DS将所述至少一个差
错比特反相。
图13示出在代码验证模式的写操作中图3所示的纠错电路。
参照图13，在代码验证模式的写操作中，第一差错向量EV1或者第一差错向量EV1
的一部分可通过第一路径PATH1被存储在第一寄存器421中。在这种情况下，选择信号SS1可
具有第一逻辑电平。
图14示出假设已经执行了图13所示的操作时在代码验证模式的读操作中的图3所
示的纠错电路。
参照图14，在代码验证模式的写操作中，存储在第一寄存器421中的第一差错向量
EV1或者第一差错向量EV1的一部分可经由第一路径PATH21被提供给ECC引擎460。当第一差
错向量EV1的大小(或单位)小于码字CW的单位时，存储在第二寄存器423中的重置数据也可
响应于寄存器控制信号RCTL2而经由第二路径PATH22被提供给ECC引擎460。
另外，在代码验证模式下的写操作中，奇偶校验选择器450可响应于选择信号SS4
而向ECC引擎460提供具有与第一差错向量EV1中的所述至少一个差错比特的逻辑电平不同
的逻辑电平的重置奇偶校验数据RPRT。ECC引擎460可基于重置奇偶校验数据RPRT生成校验
子数据SDR来将校验子数据SDR提供给数据纠正器490。数据纠正器490可基于校验子数据
SDR对第一差错向量EV1执行ECC解码来输出指示对第一差错向量EV1的ECC解码的结果的第
二差错向量EV2。ECC引擎460和数据纠正器490可经由第三路径PATH23输出第二差错向量
EV2。
存储器控制器100中的决策电路120可基于第二差错向量EV2中的差错比特的位置
和数量来确定ECC引擎460中实现的ECC的特性。
图15A示出输入至纠错电路的第一差错向量的示例，图15B示出在代码验证模式下
分别从纠错电路输出的第二差错向量的示例。
在图15A和图15B中，第一差错向量EV11和第二差错向量EV12每个的大小对应于半
码字的大小，第一差错向量EV11和第二差错向量EV12中的每一个差错向量可包括通过半导
体存储器装置200a的突发长度BL0～BL7来区分的第一子码字(或者排(rank)码字)SCW1和
第二码字SCW2。另外，第一子码字SCW1可包括通过半导体存储器装置200a的数据输入/输出
(I/O)连接片DQ0～DQ7而区分的第一组块CHK1和第二组块CHK2，第二子码字SCW2可包括第
三组块CHK3和第四组块CHK4。另外，假设纠错电路400可基于128位主数据生成8位奇偶校验
数据PRT并且可纠正主数据MD中的单个比特差错。
参照图15A和图15B，当第一差错向量EV11在第一组块CHK1中包括一个差错比特
(即，单个差错比特)时，纠错电路400利用8位奇偶校验数据PRT纠正第一差错向量EV11中的
差错比特并且可输出不包括差错比特的第二差错向量EV21。
图16A示出输入至纠错电路的第一差错向量的示例，图16B示出在代码验证模式下
分别从纠错电路输出的第二差错向量的示例。
参照图16A和图16B，当第一差错向量EV12包括第一组块CHK1中的第一差错比特和
第二组块CHK2中的第二差错比特时，纠错电路400不纠正第一差错向量EV12中的差错比特，
并且输出包括在第四组块CHK4中的通过ECC解码而生成的附加差错比特(即，3个差错比特)
的第二差错向量EV22。由于第一差错向量EV12中的差错比特的数量超过纠错电路400的纠
错能力，因此在第四组块CHK4中通过纠错电路400的误纠正来生成附加差错比特。
在这种情况下，由于第一子码字SCW1包括在两个不同的组块中的两个差错比特，
所以存储器控制器100中的决策电路120确定第一子码字SCW1在系统级别是无法纠正的。另
外，由于第二子码字SCW2包括一个差错比特，所以存储器控制器100中的决策电路120确定
第二子码字SCW2在系统级别可纠正。
图17A示出输入至纠错电路的第一差错向量的示例，图17B示出在代码验证模式下
分别从纠错电路输出的第二差错向量的示例。
参照图17A和图17B，当第一差错向量EV13包括第一组块CHK1中的第一差错比特和
第二差错比特时，纠错电路400没有纠正第一差错向量EV13中的差错比特并且输出包括在
第四组块CHK4中的通过ECC解码而生成的附加差错比特的第二差错向量EV23。由于第一差
错向量EV13中的差错比特的数量超过纠错电路400的纠错能力，所以在第四组块CHK4中通
过纠错电路400的误纠正来生成附加差错比特。
在这种情况下，由于第一子码字SCW1包括同一组块中的两个差错比特，所以存储
器控制器100中的决策电路120确定第一子码字SCW1在系统级别可纠正。另外，由于第二子
码字SCW2包括一个差错比特，所以存储器控制器100中的决策电路120确定第二子码字SCW2
在系统级别可纠正。
例如，当一个子码字包括差错比特时，存储器控制器100确定该子码字在系统级别
可纠正。另外，当一个组块包括最多至16个差错比特时，存储器控制器100确定包括该组块
的子码字在系统级别可纠正。
例如，当一个子码字包括在不同的两个组块中的两个差错比特时，存储器控制器
100确定子码字在系统级别无法纠正。在这种情况下，存储器控制器100可检测到一个子码
字中的两个差错比特，但是无法纠正这两个差错比特。
例如，当一个子码字包括在不同组块中的三个或更多个差错比特时，存储器控制
器100无法检测到子码字中的差错。在这种情况下，存储器控制器100无法应对这些差错。
根据示例实施例，第一差错比特和第二差错比特被有意地(即，预定的)插入包括
第一子码字SCW1和第二子码字SCW2的第一差错向量EV1中。纠错电路400基于在ECC引擎460
中生成的重置奇偶校验数据RPRT(而非从存储器单元阵列300读取的奇偶校验数据)来对至
少包括第一差错比特和第二差错比特的第一差错向量EV1执行ECC解码，来输出第二差错向
量EV2。存储器控制器100中的决策电路120可基于附加差错比特(即，第二差错向量中的指
示ECC解码的结果的第三差错比特)的位置来确定ECC引擎460中实现的ECC的特性。
图18是示出根据示例实施例的验证半导体存储器装置中实现的纠错码的方法的
流程图。
参照图2至图18，半导体存储器装置200a的操作模式通过响应于存储器控制器100
的命令CMD将代码验证模式写入到模式寄存器212中，来进入到代码验证模式(S510)。存储
器控制器100生成包括至少一个差错比特的第一差错向量EV1(S515)，并且第一差错向量
EV1被写入到第一寄存器421中(S520)。ECC引擎460从第一寄存器421读取第一差错向量EV1
(S530)，ECC引擎460基于重置奇偶校验数据RPRT生成校验子数据SDR。数据纠正器490基于
校验子数据SDR选择性地纠正第一差错向量EV1的差错位来输出第二差错向量EV2。
存储器控制器100中的决策电路120检查第二差错向量EV2中的差错比特的位置
(S535)。存储器控制器100确定第二差错向量EV2中的差错比特在系统(或排)级别是否可纠
正(S540)。当第二差错向量EV2中的差错比特在系统级别可纠正(S540为是)时，存储器控制
器100确定第一差错向量EV1是否被生成为覆盖所有可能差错组合(S545)。当第一差错向量
EV1没有被生成为覆盖所有可能差错组合(S545为否)时，具有不同位置和/或不同数量的差
错位的另一第一差错向量EV1被生成，并且处理(S520～S545)被重复。当第一差错向量EV1
被生成为覆盖所有可能差错组合(S545为是)时或者当第二差错向量EV2中的差错位在系统
级别不可纠正(S540为否)时，记录合格或不合格(S560)。存储器控制器100向半导体存储器
装置200a发出命令，使得半导体存储器装置200a离开代码验证模式(S570)。
图19是示出根据示例实施例的半导体存储器装置的结构图。
参照图19，半导体存储器装置600可包括第一半导体集成电路层LA1至第k半导体
集成电路层LAk(k是等于或大于3的整数)，其中，最低的第一半导体集成电路层LA1被假设
为接口或控制芯片，其它半导体集成电路层LA2至Lak被假设为包括核存储器芯片的从芯
片。第一半导体集成电路层LA1至第k半导体集成电路层Lak之间可通过硅通孔(TSV)来发送
和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可通过形成在外表
面上的导电结构来与外部存储器控制器通信。将主要使用第一半导体集成电路层LA1或610
作为接口或控制芯片，使用第k半导体集成电路层LAk或620作为从芯片来描述半导体存储
器装置600的结构和操作。
第一半导体集成电路层610可包括用于驱动设置在第k半导体集成电路层620中的
存储器区域621的各种外围电路。例如，第一半导体集成电路层610可包括用于驱动存储器
的字线的行(X)驱动器6101、用于驱动存储器的位线的列(Y)驱动器6102、用于控制数据的
输入/输出的数据输入/输出单元(Din/Dout)6103、用于从外部接收命令CMD并缓冲该命令
CMD的命令缓冲器(CMD)6104以及用于从外部接收地址并缓冲该地址的地址缓冲器(ADDR)
6105。存储器区域621可包括排列有多个存储器单元的多个库阵列，并且所述多个库阵列中
的每一个库阵列可包括第一存储器块和第二存储器块，如参照图7所述。
第一半导体集成电路层610还可包括控制逻辑6107。控制逻辑6107可对存储器区
域621进行存取并且可基于来自存储器控制器的命令来生成用于对存储器区域621进行存
取的控制信号。
第k半导体集成电路层620可包括对将被存储在存储器区域621中的数据执行ECC
编码并对从存储器区域621读取的数据执行ECC解码的纠错电路622。在验证纠错电路622中
实现的ECC的代码验证模式下，如参照图3至图18描述的纠错电路621基于其中生成的重置
奇偶校验数据对包括至少一个差错比特的第一差错向量执行ECC解码，并且输出指示ECC解
码的结果的第二差错向量。当第一差错向量包括第一差错比特和第二差错比特时，第二差
错向量可包括通过ECC解码的误纠正而生成的第三差错比特。存储器控制器可基于第三差
错比特的位置确定ECC的特性。
图20示出根据示例实施例的包括半导体存储器装置的存储器系统。
参照图20，存储器系统700可包括存储器模块710和存储器控制器720。存储器模块
710可包括安装在模块板上的至少一个半导体存储器装置730。半导体存储器装置730可采
用图3的半导体存储器装置200a。例如，半导体存储器装置730可被构造为DRAM芯片或MRAM
芯片。另外，半导体存储器装置730可包括半导体芯片的叠堆。在这种情况下，半导体芯片可
包括至少一个主芯片731和至少一个从芯片732。半导体芯片之间的信号传输可经由硅通孔
TSV来进行。
主芯片731和从芯片732可采用图3的半导体存储器装置200a。因此，主芯片731和
从芯片732中的每一个芯片可包括纠错电路，该纠错电路在验证纠错电路中实现的ECC的代
码验证模式下基于其中生成的重置奇偶校验数据来对包括至少一个差错比特的第一差错
向量执行ECC解码，并且输出指示ECC解码的结果的第二差错向量。当第一差错向量包括第
一差错比特和第二差错比特时，第二差错向量可包括通过ECC解码的误纠正而生成的第三
差错比特。存储器控制器720可基于第三差错比特的位置确定ECC的特性。
存储器模块710可经由系统总线与存储器控制器720通信。可在存储器模块710和
存储器控制器720之间经由系统总线发送和接收主数据MD、命令CMD/地址ADDR和时钟信号
CLK。另外，存储器模块710可在代码验证模式下与存储器控制器720交换差错向量EV。
另外，在本发明构思的实施例中，三维(3D)存储器阵列被设置在半导体存储器装
置730中。3D存储器阵列整体地形成在具有设置在硅基底上的有源区域以及与那些存储器
单元的操作关联的电路(无论这样关联的电路在这样的基底上还是内)的存储器单元阵列
的一个或更多个物理级别中。术语“整体的”表示阵列的各个级别的层被直接沉积在阵列的
各个下面的级别的层上。通过引用方式并入的下列专利文献描述了用于3D存储器阵列的合
适的配置，其中三维存储器阵列被配置成多个级别，级别之间共享字线和/或位线：美国专
利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公布第
2011/0233648号，这些专利文献整体以引用方式并入。
图21是示出根据至少一个示例实施例的包括半导体存储器装置的存储器系统的
框图。
参照图21，存储器系统800可包括光学链路811和812、控制器820以及半导体存储
器装置830。光学链路811和812将控制器820和半导体存储器装置830互连。控制器820可包
括控制单元821、第一发送器822和第一接收器824。控制单元821可向第一发送器822发送第
一电信号SN1。第一电信号SN1可包括发送至半导体存储器装置830的命令信号、时钟信号、
地址信号或写数据。
第一发送器822可包括第一光学调制器823，第一光学调制器823可将第一电信号
SN1转换为第一光学发送信号OTP1EC并且可经由光学链路811来发送第一光学发送信号
OTP1EC。第一光学传输信号OTP1EC可通过经由光学链路811的串行通信来发送。第一接收器
824可包括第一光学解调器825，第一光学解调器825可将从光学链路812接收的第二光学接
收信号OPT2OC转换为第二电信号SN2，并且可将第二电信号SN2发送给控制单元821。
半导体存储器装置830可包括第二接收器831、具有电阻型存储器单元或动态存储
器单元的存储器区域835以及第二发送器834。第二接收器831可包括第二光学解调器832，
第二光学解调器832可将从光学链路811接收的第一光学接收信号OPT1OC转换为第一电信
号SN1并且可将第一光学接收信号OPT1OC发送给存储器区域835。
在存储器区域835中，写数据响应于第一电信号SN1而被写入到存储器单元，或者
从存储器区域835读取的数据作为第二电信号SN2被发送给第二发送器834。另外，存储器区
域835可包括纠错电路，该纠错电路在验证纠错电路中实现的ECC的代码验证模式下基于其
中生成的重置奇偶校验数据来对包括至少一个差错比特的第一差错向量执行ECC解码并且
输出指示ECC解码的结果的第二差错向量。当第一差错向量包括第一差错比特和第二差错
比特时，第二差错向量可包括通过ECC解码的误纠正而生成的第三差错比特。控制器820可
基于第三差错比特的位置来确定ECC的特性。
第二电信号SN2可包括发送给存储器控制器820的时钟信号和读取的数据。第二发
送器833可包括第二光学调制器834，第二光学调制器834可将第二电信号SN2转换为第二光
学数据信号OPT2EC并且经由光学链路812发送第二光学数据信号OPT2EC。第二光学发送信
号OPT2EC可通过经由光学链路812的串行通信来被发送。
图22是示出根据示例实施例的包括半导体存储器装置的计算系统的框图。
参照图22，计算系统900可被安装在移动装置或台式计算机上。计算系统900可包
括电连接至系统总线905的存储器系统910、中央处理单元(CPU)920、RAM 930、用户接口940
和调制解调器950(诸如，基带芯片)。计算系统900还可包括应用芯片集、相机图像处理器
(CIS)和输入/输出装置。
用户接口940可以是用于向通信网络发送数据或者从通信网络接收数据的接口。
用户接口940可以是有线或无线的，并且可包括天线或有线/无线收发器。通过用户接口940
或调制解调器950施加或者由CPU 920处理的数据可被存储在存储器系统910中。
存储器系统910包括诸如DRAM的半导体存储器装置912和存储器控制器911。由CPU
920处理的数据或外部数据被存储在半导体存储器装置912中。存储器控制器911和半导体
存储器装置912可在代码验证模式下交换差错向量。如参照图3至图18所述，半导体存储器
装置912可包括纠错电路，该纠错电路在验证纠错电路中实现的ECC的代码验证模式下基于
其中所生成的重置奇偶校验数据来对包括至少一个差错比特的第一差错向量执行ECC解
码，并且输出指示ECC解码的结果的第二差错向量。当第一差错向量包括第一差错比特和第
二差错比特时，第二差错向量可包括通过ECC解码的误纠正而生成的第三差错比特。存储器
控制器911可基于第三差错比特的位置来确定ECC的特性。
当计算系统900是执行无线通信的装置时，计算系统900可用在诸如码分多址
(CDMA)、全球移动通信系统(GSM)、北美多址(NADC)或CDMA2000的通信系统中。计算系统900
可被安装在诸如个人数字助理(PDA)、便携式计算机、网络本、数码相机、便携式媒体播放器
(PMP)、移动电话、无线电话或膝上型计算机的信息处理装置上。
图23是示出根据示例实施例的包括半导体存储器装置的计算系统的框图。
参照图23，计算系统1100可包括处理器1110、输入/输出集线器(IOH)1120、输入/
输出控制器集线器(ICH)1130、至少一个存储器模块1140以及显卡1150。在一些实施例中，
计算系统1100可以是个人计算机(PC)、服务器、工作站、膝上型计算机、移动电话、智能电
话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播
放器、便携式游戏机、导航系统等。
处理器1110可执行各种计算功能，诸如执行特定软件以用于执行特定计算或任
务。例如，处理器1110可以是微处理器、中央处理单元(CPU)、数字信号处理器等。在一些实
施例中，处理器1110可包括单核或多核。例如，处理器1110可以是多核处理器，诸如双核处
理器、四核处理器、六核处理器等。尽管图23示出包括一个处理器1110的计算系统1100，但
是在一些实施例中，计算系统1100可包括多个处理器。处理器1110可包括内部或外部高速
缓存。
处理器1110可包括用于控制存储器模块1140的操作的存储器控制器1111。包括在
处理器1110中的存储器控制器1111可被称作集成存储器控制器(IMC)。存储器控制器1111
与存储器模块1140之间的存储器接口可利用包括多条信号线的单个通道来实现，或者可利
用多个通道来实现，至少一个存储器模块1140可结合至各个通道。在一些实施例中，存储器
控制器1111可设置在输入/输出集线器1120(可被称作存储器控制器集线器(MCH))内。
存储器模块1140可包括存储从存储器控制器1111提供的数据的多个半导体存储
器装置。多个半导体存储器装置中的每一个半导体存储器装置可采用图3的半导体存储器
装置。因此，多个半导体存储器装置中的每一个半导体存储器装置可包括存储器单元阵列，
该阵列包括如参照图4A至图5所描述的动态存储器单元或电阻式存储器单元。多个半导体
存储器装置中的每一个半导体存储器装置可包括纠错电路，该纠错电路对存储器单元阵列
的数据执行ECC编码和ECC解码。在验证纠错电路中实现的ECC的代码验证模式下，纠错电路
基于其中生成的重置奇偶校验数据来对包括至少一个差错比特的第一差错向量执行ECC解
码，并且输出指示ECC解码的结果的第二差错向量。当第一差错向量包括第一差错比特和第
二差错比特时，第二差错向量可包括通过ECC解码的误纠正生成的第三差错比特。存储器控
制器1111可基于第三差错比特的位置确定ECC的特性。存储器控制器1111和各个半导体存
储器装置在代码验证模式下可交换差错向量EV。
输入/输出集线器1120可管理处理器1110与诸如显卡1150的装置之间的数据传
输。输入/输出集线器1120可经由各种接口结合至处理器1110。例如，处理器1110与输入/输
出集线器1120之间的接口可以是前侧总线(FSB)、系统总线、闪电数据传输(LDT)、快速通道
互连(QPI)、通用系统接口(CSI)等。尽管图23示出包括一个输入/输出集线器1120的计算系
统1100，在一些实施例中，计算系统1100可包括多个输入/输出集线器。
输入/输出集线器1120可提供与装置的各种接口。例如，输入/输出集线器1120可
提供加速图形端口(AGP)接口、外围组件接口-快捷(PCIe)、通信流架构(CSA)接口等。
显卡1150可经由AGP或PCIe结合至输入/输出集线器1120。显卡1150可控制用于显
示图像的显示装置。显卡1150可包括用于处理图像数据的内部处理器以及内部半导体存储
器装置。在一些实施例中，连同输入/输出集线器1120外部的显卡1150一起或者代替它，输
入/输出集线器1120可包括内部图形装置。包括在输入/输出集线器1120中的图形装置可被
称作集成图形装置。另外，包括内部存储器控制器和内部图形装置的输入/输出集线器1120
可被称作图形和存储器控制器集线器(GMCH)。
输入/输出控制器集线器1130可执行数据缓冲和接口仲裁以便有效地操作各种系
统接口。输入/输出控制器集线器1130可经由诸如直接媒体接口(DMI)、集线器接口、企业南
桥接口(ESI)、PCIe等的内部总线结合至输入/输出集线器1120。输入/输出控制器集线器
1130可提供与外围装置的各种接口。例如，输入/输出控制器集线器1130可提供通用串行总
线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、
串行外围接口(SPI)、PCI、PCIe等。
在一些实施例中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器
1130可被实现为单独的芯片集或单独的集成电路。在其它实施例中，处理器1110、输入/输
出集线器1120和输入/输出控制器集线器1130中的至少两个可被实现为单个芯片集。
以上示出了示例实施例，不应被解释为其限制。尽管描述了几个示例实施例，本领
域技术人员将容易理解，在不本质上脱离本发明构思的新颖教导和优点的情况下，可对示
例实施例进行许多修改。因此，所有这些修改旨在被包括在如权利要求书中定义的本发明
构思的范围内。