采样保持电路、放电控制方法和显示装置技术领域
本发明涉及采样保持技术领域，尤其涉及一种采样保持电路、放电控制方法和显
示装置。
背景技术
在裸眼3D的技术中，由于需要眼球跟踪，判断眼睛的位置来实现画面的变化，使得
需要处理的数据量大幅增加，为了提供足够的运算时间，就要求显示原有操作压缩运算时
间，提高效率。其中进行快速采样保持，减少数据获取时间，就不失为一种方法。
如图1所示，现有的采样保持电路可以是由型号为DS1843的高速采样保持芯片11
搭建的一个采样保持电路，图中Vin和Vout分别是被采样输入信号和采样保持电路输出信
号，SEN是DS1843的使能信号，一般通过FPGA，DSP，ARM或者MCU等逻辑控制器输出'1'实现
DS1843的使能。
如图2A、图2B所示，当被采样输入信号Vin的速率很高时，假设一开始Vin的幅值为
第一电压V1，高速采样保持芯片DS1843内部的电容经过第一时间t1的充电后，Vout＝Vin，
在V1消失后，采样保持电路还会使得Vout＝Vin这种状态保持第二时间t2，第二时间t2过
后，DS1843内部的电容开始放电，经过第三时间t3后，DS1843的放电动作还未完成，Vout＝
Vb(Vb为偏置电压，Vb>0V)。尽管如此，由于被采样输入信号的速率很高，在放电动作还未完
成的时候第二电压V2已经到来。因为V2的到来，DS1843内部的电容将重新开始充电动作，在
经过第四时间t4后充电完成，此时Vout＝V2+Vb，而正确的采样结果应该是Vout＝V2，多出
的Vb是由于被采样输入信号的速率过快，在V1进入之后DS1843的相关动作还没有全部完
成，V2就紧接着进来了，DS1843不得不在放电动作没有完成的情况下开始充电动作，此时得
到的采样结果就是Vout>Vin而不是正确的Vout＝Vin。在图2B中，tw为充电维持时间。在图
2A、图2B中，横轴是时间t。
在另一种情况下，即V1和V2相差比较大的情况下，也即V1的电压值很高，而V2的电
压值较低，此时由于V1的电压值高，因此放电时间要求很长，也会容易发生DS1843在放电动
作没有完成的情况下就进行下一次的充电动作，从而采样精度低。
综上，在现有的采样保持电路应用于采样的信号速率很高和/或采样信号的幅值
变化较大的场合，现有的采样保持电路存在由于无法及时放电完全从而导致采样精度低的
问题。
发明内容
本发明的主要目的在于提供一种采样保持电路、放电控制方法和显示装置，以解
决现有技术中由于采样保持单元无法及时完全放电从而导致的采样精度低的问题。
为了达到上述目的，本发明提供了一种采样保持电路，包括采样保持单元和为所
述采样保持单元提供使能信号的控制单元；所述采样保持单元的输入端接入采样输入信
号；所述采样保持电路还包括放电单元；所述控制单元包括放电控制模块；
所述放电控制模块，与所述采样保持单元连接，用于当所述采样保持单元开始放
电时根据所述采样输入信号输出放电控制信号；
所述放电单元，分别与所述采样保持单元的输出端和所述放电控制模块连接，用
于在所述放电控制信号的控制下，控制在预定时间内所述采样保持单元完成放电操作。
实施时，所述放电控制模块包括：
判断子模块，与所述采样保持单元连接，用于当判断到所述采样输入信号的速率
大于预定速率和/或所述采样输入信号的电压幅值变化值的绝对值大于预定电压幅值时输
出有效的第一控制信号；以及，
控制子模块，分别与所述判断子模块和所述采样保持单元连接，用于当接收到有
效的第一控制信号，并且所述采样保持单元开始放电时，生成并输出放电控制信号。
实施时，所述放电单元包括：
开关晶体管，栅极与所述放电控制模块连接，第一极与所述采样保持单元的输出
端连接，第二极接地；
放电电阻，第一端与所述采样保持单元的输出端连接，第二端与采样保持电路的
输出端连接；以及，
放电电容，第一端与所述放电电阻的第二端连接，第二端接地。
实施时，所述放电控制模块还用于当所述采样保持单元完成放电操作时输出停止
控制信号。
实施时，所述开关晶体管为N沟道增强型MOSFET、N沟道耗尽型MOSFET、P沟道增强
型MOSFET或P沟道耗尽型MOSFET。
本发明还提供了一种采样保持电路的放电控制方法，包括：
采样保持电路的输入端接入采样输入信号；
当所述采样保持电路开始放电时，控制单元包括的放电控制模块根据所述采样输
入信号输出放电控制信号；
在所述放电控制信号的控制下，放电单元控制在预定时间内所述采样保持单元完
成放电操作。
实施时，所述当所述采样保持电路开始放电时，控制单元包括的放电控制模块根
据所述采样输入信号输出放电控制信号步骤包括：
当放电控制模块包括的判断子模块判断到所述采样输入信号的速率大于预定速
率和/或所述采样输入信号的电压幅值变化值的绝对值大于预定电压幅值时，所述判断子
模块输出有效的第一控制信号；
当所述放电控制模块包括的控制子模块接收到有效的第一控制信号，并且所述采
样保持单元开始放电时，所述控制子模块控制生成并输出放电控制信号。
实施时，当所述采样保持电路包括开关晶体管、放电电阻和放电电容时，所述在所
述放电控制信号的控制下，放电单元控制在预定时间内所述采样保持单元完成放电操作步
骤包括：
当所述开关晶体管的栅极接入所述放电控制信号时，所述开关晶体管导通。
实施时，本发明所述的采样保持电路的放电控制方法还包括：
当所述采样保持单元完成放电操作时，所述放电控制模块输出停止控制信号；
当所述开关晶体管的栅极接入所述停止控制信号时，所述开关晶体管断开。
本发明还提供了一种显示装置，包括上述的采样保持电路。
与现有技术相比，本发明所述的采样保持电路、放电控制方法和显示装置，通过在
控制单元中增设放电控制模块，并设置放电单元，以使得采样保持单元开始放电时根据采
样输入信号，控制在预定时间内采样保持单元完成放电操作，使得采样保持单元的放电时
间缩短，确保采样保持电路能够快速完成放电的动作，为下一次采样迅速做好准确。
附图说明
图1是现有的采样保持电路的结构示意图；
图2A是现有的采样持电路的采样输入信号的波形图；
图2B是现有的采样保持电路的输出信号的波形图；
图3是本发明实施例所述的采样保持电路的结构图；
图4是本发明另一实施例所述的采样保持电路的结构图；
图5是本发明所述的采样保持电路的第一具体实施例的电路图；
图6本发明所述的采样保持电路的第二具体实施例的电路图；
图7本发明所述的采样保持电路的第三具体实施例的电路图；
图8是发明所述的采样保持电路的第四体实施例的电路图；
图9是本发明实施例所述的采样保持电路的放电控制方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于
本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本发明保护的范围。
如图3所示，本发明实施例所述的采样保持电路，包括采样保持单元31和为所述采
样保持单元31提供使能信号的控制单元32；
所述采样保持单元31的输入端接入采样输入信号Vin；
本发明实施例所述的采样保持电路还包括放电单元33；
所述控制单元32包括放电控制模块321；
所述放电控制模块321，与所述采样保持单元31连接，用于当所述采样保持单元31
开始放电时根据所述采样输入信号Vin输出放电控制信号；
所述放电单元33，分别与所述采样保持单元31的输出端和所述放电控制模块321
连接，用于在所述放电控制信号的控制下，控制在预定时间内所述采样保持单元31完成放
电操作。
在实际操作时，所述采样输入信号Vin为电压信号。
本发明实施例所述的采样保持电路通过在控制单元32中增设放电控制模块321，
并设置放电单元33，以使得采样保持单元31开始放电时根据采样输入信号，控制在预定时
间内采样保持单元31完成放电操作，从而解决了现有技术中由于采样保持单元无法及时完
全放电从而导致的采样精度低的问题，使得采样保持单元的放电时间缩短，确保采样保持
电路能够快速完成放电的动作，为下一次采样迅速做好准确。
在具体实施时，所述放电控制模块321可以为FPGA(Field－Programmable Gate
Array，现场可编程门阵列)、DSP(Digital Signal Processor，数字信号处理器)、ARM处理
器或者MUC(Microcontroller Unit，微控制单元)等逻辑控制器，但是不限于以上举出的电
路类型，本发明实施例可以通过该逻辑控制器输出“1”去控制采样保持单元的电容快速放
电，也可以通过该逻辑控制器输出“0”去控制采样保持单元的电容快速放电。
具体的，如图4所示，所述放电控制模块321可以包括：
判断子模块41，与所述采样保持单元31连接，用于当判断到所述采样输入信号Vin
的速率大于预定速率和/或所述采样输入信号Vin的电压幅值变化值的绝对值大于预定电
压幅值时输出有效的第一控制信号S1；以及，
控制子模块42，分别与所述判断子模块41和所述采样保持单元31连接，用于当接
收到有效的第一控制信号S1，并且所述采样保持单元31开始放电时，生成并输出放电控制
信号。
在具体实施时，所述预定速率和所述预定电压幅值是要根据具体的采样保持芯片
设定的。例如，针对型号为DS1843的高速采样保持芯片来说，所述预定速率可以为3.85MHz
(兆赫兹)，所述预定电压幅值可以为6V，但是实际操作时可以根据具体情况灵活调整预定
速率和预定电压幅值，在此对该两个参数的取值不做限定。
在实际操作时，所述放电控制模块可以包括判断子模块和控制子模块，判断子模
块在判断到所述采样输入信号的速率大于预定速率和/或所述采样输入信号的电压幅值变
化值的绝对值大于预定电压幅值时输出有效的第一控制信号，以使得控制子模块在收到所
述有效的第一控制信号后在采样保持单元开始放电时输出放电控制信号，也即在采样输入
信号的速率大于预定速率和/或所述采样输入信号的电压幅值变化值的绝对值大于预定电
压幅值时进行放电控制操作。
具体的，所述放电单元可以包括：
开关晶体管，栅极与所述放电控制模块连接，第一极与所述采样保持单元的输出
端连接，第二极接地；
放电电阻，第一端与所述采样保持单元的输出端连接，第二端与采样保持电路的
输出端连接；以及，
放电电容，第一端与所述放电电阻的第二端连接，第二端接地。
本发明实施例所述的采样保持电路通过采样开关晶体管、放电电阻和放电电容组
成一个快速放电电路，该快速放电电路用来加速高速采样保持芯片的放电动作，从而实现
对高速信号或者幅值变化加大的输入信号的正确采样。
具体的，所述放电控制模块还用于当所述采样保持单元完成放电操作时输出停止
控制信号。当采样保持单元完成放电操作时输出停止控制信号，当所述开关晶体管的栅极
接入停止控制信号时，所述开关晶体管断开。
在具体实施时，所述开关晶体管可以为N沟道增强型MOSFET(Metal-Oxide-
Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)、N沟道耗
尽型MOSFET、P沟道增强型MOSFET或P沟道耗尽型MOSFET。
下面通过四个具体实施例来说明本发明所述的采样保持电路。
如图5所示，本发明所述的采样保持电路的第一具体实施例中的开关晶体管是N沟
道增强型MOSFET；
也即，本发明所述的采样保持电路的第一具体实施例，包括采样保持单元31和为
所述采样保持单元提供使能信号的控制单元(图5中未示出)；
所述采样保持单元31采用型号为DS1843的高速采样保持芯片311搭建而成；
所述高速采样保持芯片311的正相输入端VINP接入采样输入信号Vin；
所述高速采样保持芯片311的使能信号输入端DSEN接入所述控制单元输出的使能
信号SEN；
所述控制单元可以为FPGA(Field－Programmable Gate Array，现场可编程门阵
列)、DSP(Digital Signal Processor，数字信号处理器)、ARM处理器或者MUC
(Microcontroller Unit，微控制单元)等逻辑控制器；
本发明实施例所述的采样保持电路还包括放电单元；所述控制单元包括放电控制
模块321；
所述放电单元包括：
开关晶体管MC，栅极与所述放电控制模块321连接，漏极与所述高速采样保持芯片
311的正相输出端VOUTP连接，源极接地；
放电电阻Rt，第一端与所述高速采样保持芯片311的输出端连接，第二端与所述采
样保持电路的输出端Vout连接；以及，
放电电容Ct，第一端与所述放电电阻Rt的第二端连接，第二端接地；
在采样保持阶段，放电控制模块321输出逻辑'0'，MC截止，高速采样保持芯片311
开始充电动作；当高速采样保持芯片311开始放电动作时，通过放电控制模块321输出逻辑'
1'，MC导通，高速采样保持芯片311内部的电容两端被同时接在地上，使得电容的放电时间
缩短，确保采样保持电路能够快速完成放电的动作，为下一次采样迅速做好准备。
如图6所示，本发明所述的采样保持电路的第二具体实施例中的开关晶体管是P沟
道增强型MOSFET；
也即，本发明所述的采样保持电路的第二具体实施例，包括采样保持单元31和为
所述采样保持单元提供使能信号的控制单元(图6中未示出)；
所述采样保持单元31采用型号为DS1843的高速采样保持芯片311搭建而成；
所述高速采样保持芯片311的正相输入端VINP接入采样输入信号Vin；
所述高速采样保持芯片311的使能信号输入端DSEN接入所述控制单元输出的使能
信号SEN；
所述控制单元可以为FPGA(Field－Programmable Gate Array，现场可编程门阵
列)、DSP(Digital Signal Processor，数字信号处理器)、ARM处理器或者MUC
(Microcontroller Unit，微控制单元)等逻辑控制器；
本发明实施例所述的采样保持电路还包括放电单元；所述控制单元包括放电控制
模块321；
所述放电单元包括：
开关晶体管MC，栅极与所述放电控制模块321连接，漏极与所述高速采样保持芯片
311的正相输出端VOUTP连接，源极接地；
放电电阻Rt，第一端与所述高速采样保持芯片311的输出端连接，第二端与所述采
样保持电路的输出端Vout连接；以及，
放电电容Ct，第一端与所述放电电阻Rt的第二端连接，第二端接地；
在采样保持阶段，放电控制模块321输出逻辑'0'，MC截止，高速采样保持芯片311
开始充电动作；当高速采样保持芯片311开始放电动作时，通过放电控制模块321输出逻辑'
1'，MC导通，高速采样保持芯片311内部的电容两端被同时接在地上，使得电容的放电时间
缩短，确保采样保持电路能够快速完成放电的动作，为下一次采样迅速做好准备。
如图7所示，本发明所述的采样保持电路的第三具体实施例中的开关晶体管是N沟
道耗尽型MOSFET；
也即，本发明所述的采样保持电路的第三具体实施例，包括采样保持单元31和为
所述采样保持单元提供使能信号的控制单元(图7中未示出)；
所述采样保持单元31采用型号为DS1843的高速采样保持芯片311搭建而成；
所述高速采样保持芯片311的正相输入端VINP接入采样输入信号Vin；
所述高速采样保持芯片311的使能信号输入端DSEN接入所述控制单元输出的使能
信号SEN；
所述控制单元可以为FPGA(Field－Programmable Gate Array，现场可编程门阵
列)、DSP(Digital Signal Processor，数字信号处理器)、ARM处理器或者MUC
(Microcontroller Unit，微控制单元)等逻辑控制器；
本发明实施例所述的采样保持电路还包括放电单元；所述控制单元包括放电控制
模块321；
所述放电单元包括：
开关晶体管MC，栅极与所述放电控制模块321连接，漏极与所述高速采样保持芯片
311的正相输出端VOUTP连接，源极接地；
放电电阻Rt，第一端与所述高速采样保持芯片311的输出端连接，第二端与所述采
样保持电路的输出端Vout连接；以及，
放电电容Ct，第一端与所述放电电阻Rt的第二端连接，第二端接地；
在采样保持阶段，放电控制模块321输出逻辑'1'，MC截止，高速采样保持芯片311
开始充电动作；当高速采样保持芯片311开始放电动作时，通过放电控制模块321输出逻辑'
0'，MC导通，高速采样保持芯片311内部的电容两端被同时接在地上，使得电容的放电时间
缩短，确保采样保持电路能够快速完成放电的动作，为下一次采样迅速做好准备。
如图8所示，本发明所述的采样保持电路的第四具体实施例中的开关晶体管是P沟
道耗尽型MOSFET；
也即，本发明所述的采样保持电路的第四具体实施例，包括采样保持单元31和为
所述采样保持单元提供使能信号的控制单元(图8中未示出)；
所述采样保持单元31采用型号为DS1843的高速采样保持芯片311搭建而成；
所述高速采样保持芯片311的正相输入端VINP接入采样输入信号Vin；
所述高速采样保持芯片311的使能信号输入端DSEN接入所述控制单元输出的使能
信号SEN；
所述控制单元可以为FPGA(Field－Programmable Gate Array，现场可编程门阵
列)、DSP(Digital Signal Processor，数字信号处理器)、ARM处理器或者MUC
(Microcontroller Unit，微控制单元)等逻辑控制器；
本发明实施例所述的采样保持电路还包括放电单元；所述控制单元包括放电控制
模块321；
所述放电单元包括：
开关晶体管MC，栅极与所述放电控制模块321连接，漏极与所述高速采样保持芯片
311的正相输出端VOUTP连接，源极接地；
放电电阻Rt，第一端与所述高速采样保持芯片311的输出端连接，第二端与所述采
样保持电路的输出端Vout连接；以及，
放电电容Ct，第一端与所述放电电阻Rt的第二端连接，第二端接地；
在采样保持阶段，放电控制模块321输出逻辑'1'，MC截止，高速采样保持芯片311
开始充电动作；当高速采样保持芯片311开始放电动作时，通过放电控制模块321输出逻辑'
0'，MC导通，高速采样保持芯片311内部的电容两端被同时接在地上，使得电容的放电时间
缩短，确保采样保持电路能够快速完成放电的动作，为下一次采样迅速做好准备。
在图5、图6、图7和图8中，G标示栅极，D标示漏极，S标示源极。
在图5、图6、图7和图8中，型号为DS1843的高速采样保持芯片311的内部结构仅为
功能示意图，高速采样保持芯片311的实际电路结构更为复杂，其中，CIN为输入电容，CS为存
储电容，VCC为高电平输入端，VCC为高电平，标号为OP的为运算放大器；VINP为正相输入端，
VINN为负相输入端，DSEN为使能信号输入端，GND为地端，VOUTP为正相输出端，VOUTN为负相输出
端，DEN为输出使能信号输出端。在工作时，VINN接地。
本发明实施例以采样保持单元采用型号为DS1843的高速采样保持芯片为例，但是
在实际操作时，所述采样保持单元可以采用任何具有采样保持作用的电路芯片，在此并不
作限定。
如图9所示，本发明实施例所述的采样保持电路的放电控制方法包括：
S1：采样保持电路的输入端接入采样输入信号；
S2：当所述采样保持电路开始放电时，控制单元包括的放电控制模块根据所述采
样输入信号输出放电控制信号；
S3：在所述放电控制信号的控制下，放电单元控制在预定时间内所述采样保持单
元完成放电操作。
具体的，所述当所述采样保持电路开始放电时，控制单元包括的放电控制模块根
据所述采样输入信号输出放电控制信号步骤可以包括：
当放电控制模块包括的判断子模块判断到所述采样输入信号的速率大于预定速
率和/或所述采样输入信号的电压幅值变化值的绝对值大于预定电压幅值时，所述判断子
模块输出有效的第一控制信号；
当所述放电控制模块包括的控制子模块接收到有效的第一控制信号，并且所述采
样保持单元开始放电时，所述控制子模块控制生成并输出放电控制信号。
具体的，当所述采样保持电路包括开关晶体管、放电电阻和放电电容时，所述在所
述放电控制信号的控制下，放电单元控制在预定时间内所述采样保持单元完成放电操作步
骤包括：
当所述开关晶体管的栅极接入所述放电控制信号时，所述开关晶体管导通。
具体的，本发明实施例所述的采样保持电路的放电控制方法还可以包括：
当所述采样保持单元完成放电操作时，所述放电控制模块输出停止控制信号；
当所述开关晶体管的栅极接入所述停止控制信号时，所述开关晶体管断开。
本发明实施例所述的显示装置包括上述的采样保持电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员
来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也
应视为本发明的保护范围。