一种锁相环片上抖动测量电路技术领域
本发明涉及一种锁相环片上抖动测量电路，适用于微电子领域。
背景技术
随着微电子工艺的不断进步，集成电路性能的不断提高，高速通讯系统的发展越来越快，系统芯片对时钟频率的要求也越来越高。锁相环(Phase Locked Loops PLL)是目前较为常用的时钟发生器之一，它能够倍频时钟、校正时钟占空比以及消除时钟分配延迟，这些特性使得设计人员能够运用廉价的低频晶振作为其片外时钟脉冲源，随后对低频信号进行片上倍频，从而生成内部需要的高频时钟信号，因此在通信系统以及微处理器芯片中常常将锁相环作为时钟输入电路。
正如其他电子元器件一样，锁相环容易受到温度变化、电源电压不稳定以及芯片内其他信号的干扰，使其输出信号产生时间上的偏移，从而产生时钟抖动，时钟信号抖动过大将会引起两个严重的问题。首先，它将会减小信号传播可利用的时钟周期并消耗时钟信号的时序预算:另外，抖动可能会造成传输信号的衰减，当信号衰减量太大时将会引起逻辑传播错误。因此，时钟抖动是锁相环的一个重要参数，系统时钟抖动的大小必须在设计规范规定的范围之内，否则会导致系统性能降低等一系列问题，因此抖动测量方法也越显重要。
传统的抖动测量方法主要是使用外部测试仪器对锁相环输出信号进行分析，但是随着芯片工作频率的不断提高，普通的测试仪器已经不能满足测量要求，而更高级的测试仪器又会大幅度地提高测试成本。此外，由于信号输入输出(Input/Output) I/0管脚性能的限制，使用外部测试仪只能测量低频信号，因此测试时间比较长。除了测试成本高、测试时间长这两个缺点之外，传统的测试方法还有以下两个问题。测试仪的输出探针会给待测电路带来额外的负载，歪曲被测信号，从而影响抖动测量的准确性；另外，需要在芯片设计时增加额外的专用管脚给测试仪使用。因此，如何降低测试成本、减少测试时间以及提高测量精度成为了抖动测量电路设计的主要考量，越来越多的研究者开始探索并解决这些问题。测试设备引起的问题，该方案引起了国际上众多专家学者的热烈反响。使用内建自测试电路测量锁相环抖动时，将它与待测锁相环一起集成在芯片内部，在片内完成抖动的测量，然后通过芯片的I/O管脚将测量结果输出到外部测试仪器，这样只需要一些低成本的测试设备就可以很方便地分析被测结果，大大降低了测试时间以及测试成本。
发明内容
本发明提供一种锁相环片上抖动测量电路，电路结构简单，降低了测量成本，提高了电路工作效率，无需外部提供理想的参考信号，不仅降低了测量电路对外部测量仪器的依赖性，也加快了测量电路的工作速度。
本发明所采用的技术方案是：
锁相环片上抖动测量电路主要由单周期采样电路、振荡回路、鉴相器、复位信号生成模块构成。测量电路基于游标振荡器的原理改进了一种锁相环片上抖动测量电路，该测量电路可以根据不同的输入频率选择不同的测量分辨率，在测量时间和测量分辨率之间进行折中，在有效降低测量时间、节约电路的测试成本的同时保证了测量精度。
所述单周期采样电路可以对被测信号连续的两个上升沿进行采样，该电路由三个触发器构成。Reset信号是整个电路的外部复位信号，它用来复位DFF1，信号Reset1用来复位DFF2和DFF3，它是由外部复位信号和鉴相器的输出逻辑与之后得到，所有触发器都由低电平复位。Clock信号作为所有触发器的时钟信号，第一个触发器的数据端连接到VDD，当电路复位之后，当Reset信号和Reset!信号为高时，信号En的上升沿在Clock信号的第一个上升沿时出现，信号S的上升沿在Clock信号的第二个上升沿时出现，而信号Sd的上升沿将在Clock信号的第三个上升沿时产生。
所述可控振荡回路电路选用数控振荡器，数控振荡器的延迟单元选用并联三态缓冲器结构，延迟单元由一个缓冲器和若干个与它并联的三态缓冲器组成，通过控制导通三态缓冲器的数目来控制该延迟单元的延迟时间，从而调整振荡器的振荡频率。仅仅使用缓冲器只能构成一个延时链，而无法达到振荡的目的，因此在由缓冲器构成的延时链之前加上一个与非门。
所述鉴相器修改成为检测下降沿相位的先后关系，这是由于单周期采样电路取到的上升沿一旦进入振荡回路就会被与非门取反，变为下降沿。利用原来的输出信号“Up”和“Down”产生一个新的输出信号“Out Dir”,当“UP=1, DOWN=0”时，“Out Dir=1”；当“UP=0, DOWN=1”时，“Outes Dir=0”；当“UP=0, DOWN=0”或“UP=1，DOWN=1”时，"Out Dir”的值保持不变。
所述复位信号Resetn的生成电路由两个由高电平复位的寄存器和四个逻辑门构成，信号in Reset为外部复位信号，Clock为外部时钟信号(即待测时钟信号)，Out Dir为鉴相器的输出信号。当信号in Reset为低电平时，Resetn保持低电平，电路处于复位状态。当测量电路处于工作状态时，信号in Reset保持为逻辑高电平，信号in Reset受Out Dir控制。当Out Dir为高电平时，寄存器处于复位状态，复位状态下信号in Reset2保持低电平，信号Resetn的值由Out Dir确定；当鉴相器输出信号Out Dir变为低电平时，Resetn也将跳变为低电平，此时计数器以及单周期采样电路将被复位。在Out Dir保持有效两个时钟周期之后，高电平VDD将传递到in Reset2，该信号由低电平变为高电平，Resetn也由低变高，计数器和采样电路复位结束，进入下一周期测量状态。
本发明的有益效果是：电路结构简单，降低了测量成本，提高了电路工作效率，无需外部提供理想的参考信号，不仅降低了测量电路对外部测量仪器的依赖性，也加快了测量电路的工作速度。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明的单周期采样电路。
图2是本发明的可控振荡回路电路。
图3是本发明的鉴相器电路。
图4是本发明的复位信号生成模块。
具体实施方式
下面结合附图和实施例对本发明作进一步说明。
如图1，单周期采样电路可以对被测信号连续的两个上升沿进行采样，该电路由三个触发器构成。Reset信号是整个电路的外部复位信号，它用来复位DFF1，信号Reset1用来复位DFF2和DFF3，它是由外部复位信号和鉴相器的输出逻辑与之后得到，所有触发器都由低电平复位。Clock信号作为所有触发器的时钟信号，第一个触发器的数据端连接到VDD，当电路复位之后，当Reset信号和Reset!信号为高时，信号En的上升沿在Clock信号的第一个上升沿时出现，信号S的上升沿在Clock信号的第二个上升沿时出现，而信号Sd的上升沿将在Clock信号的第三个上升沿时产生。
如图2，可控振荡回路电路选用数控振荡器，数控振荡器的延迟单元选用并联三态缓冲器结构，延迟单元由一个缓冲器和若干个与它并联的三态缓冲器组成，通过控制导通三态缓冲器的数目来控制该延迟单元的延迟时间，从而调整振荡器的振荡频率。仅仅使用缓冲器只能构成一个延时链，而无法达到振荡的目的，因此在由缓冲器构成的延时链之前加上一个与非门。
如图3，鉴相器修改成为检测下降沿相位的先后关系，这是由于单周期采样电路取到的上升沿一旦进入振荡回路就会被与非门取反，变为下降沿。利用原来的输出信号“Up”和“Down”产生一个新的输出信号“Out Dir”,当“UP=1, DOWN=0”时，“Out Dir=1”；当“UP=0, DOWN=1”时，“Outes Dir=0”；当“UP=0, DOWN=0”或“UP=1，DOWN=1”时，"Out Dir”的值保持不变。
如图4，复位信号Resetn的生成电路由两个由高电平复位的寄存器和四个逻辑门构成，信号in Reset为外部复位信号，Clock为外部时钟信号(即待测时钟信号)，Out Dir为鉴相器的输出信号。当信号in Reset为低电平时，Resetn保持低电平，电路处于复位状态。当测量电路处于工作状态时，信号in Reset保持为逻辑高电平，信号in Reset受Out Dir控制。当Out Dir为高电平时，寄存器处于复位状态，复位状态下信号in Reset2保持低电平，信号Resetn的值由Out Dir确定；当鉴相器输出信号Out Dir变为低电平时，Resetn也将跳变为低电平，此时计数器以及单周期采样电路将被复位。在Out Dir保持有效两个时钟周期之后，高电平VDD将传递到in Reset2，该信号由低电平变为高电平，Resetn也由低变高，计数器和采样电路复位结束，进入下一周期测量状态。